一种集成电路及其制造方法和电子装置的制造方法
【技术领域】
[0001]本发明涉及半导体技术领域，具体而言涉及一种集成电路及其制造方法和电子装置。
【背景技术】
[0002]在半导体技术领域中，射频前端模块(Rad1 Frequency Frond-End Module,简称RF FEM)，是无线通信设备(例如手机、平板电脑等)中的关键组件，而射频开关器件(简称射频开关，通常为集成电路或集成电路的一部分)又是射频前端模块的关键组件之一。射频前端模块(RF FEM)中的射频开关，需要具有高的信号保真性、低的插入损失、良好的线性特征和较小的信号形变。
[0003]在现有技术中，射频开关通常采用砷化镓(GaAs)半导体晶体管制造，其加工制造及封装成本较昂贵。近年来，随着半导体技术的进步，已经可以采用绝缘体上硅金属氧化物半导体场效应晶体管(SOI M0S)制造射频开关器件，并且制得的射频开关器件已经能够接近或达到采用砷化镓(GaAs)半导体晶体管制造的射频开关器件的性能水平。
[0004]然而，在采用绝缘体上硅金属氧化物半导体场效应晶体管(以下简称晶体管)制造的射频开关器件中，仍然存在晶体管的源极、漏极和栅极以及互连线与半导体衬底的寄生耦合作用，仍然带来附加的寄生电容，而这种寄生电容会随着开关信号的电压变化而变化，从而进一步影响场效应晶体管的综合性能，最终影响射频开关器件甚至整个射频前端模块的性能。
[0005]因此，为了解决上述问题，本发明提出一种新的集成电路及其制造方法。
【发明内容】
[0006]针对现有技术的不足，本发明提供一种集成电路及其制造方法和电子装置，该集成电路可以降低晶体管的源极、漏极和栅极以及互连线与半导体衬底的耦合作用，减小因基板耦合效应产生的寄生电容。
[0007]本发明实施例一提供一种集成电路，包括复合半导体衬底以及位于所述复合半导体衬底上的晶体管；
[0008]所述复合半导体衬底包括第一半导体衬底、位于所述第一半导体衬底之上的牺牲层、位于所述牺牲层之上的绝缘层以及位于所述绝缘层之上的第二半导体衬底；所述晶体管形成于所述第二半导体衬底之上，所述晶体管的底部由所述绝缘层所隔离，不同的所述晶体管之间由位于所述第二半导体衬底内的浅沟槽隔离所隔离；
[0009]其中，所述牺牲层内设置有位于所述晶体管的下方的空腔，相邻的所述空腔之间由隔离插塞所隔离。
[0010]可选地，所述空腔的上部与底部分别与所述绝缘层以及所述第一半导体衬底相邻接，并且，相邻的所述空腔之间由隔离插塞所隔离。
[0011]可选地,所述空腔的高度为100nm-4um。进一步的,所述空腔的高度为lum_2um。
[0012]可选地，所述隔离插塞贯穿所述浅沟槽隔离和所述绝缘层，并且所述隔离插塞的下端与所述第一半导体衬底相抵顶。
[0013]可选地，所述隔离插塞的材料为氧化硅(Si02)、掺氟硅酸盐玻璃(FSG)、高密度等离子体氧化物(HDP oxide)或低k介电材料。其中,低k介电材料一般指k〈4的介电材料。
[0014]可选地，该集成电路还包括设置于所述第二半导体衬底的上方并覆盖所述晶体管的第一体介电层，其中，所述晶体管的顶部被所述第一体介电层所隔离。
[0015]可选地，所述第一体介电层的材料为氧化硅(Si02)、掺氟硅酸盐玻璃(FSG)、高密度等离子体氧化物(HDP oxide)或低k介电材料(一般指k〈4的介电材料)。
[0016]可选地，所述第一体介电层和所述隔离插塞的材料相同。
[0017]可选地，所述绝缘层为氧化物层。
[0018]可选地，所述牺牲层的材料为单晶锗硅或多晶锗硅。
[0019]可选地，所述晶体管为金属氧化物半导体场效应晶体管(MOS FET)。
[0020]可选地，所述集成电路为射频开关器件；或者，所述集成电路为包括射频开关器件的射频前端模块，并且所述晶体管为所述射频开关器件中的晶体管。
[0021]本发明实施例二提供一种集成电路的制造方法，所述方法包括:
[0022]步骤SlOl:提供复合半导体衬底，其中所述复合半导体衬底包括第一半导体衬底、位于所述第一半导体衬底之上的牺牲层、位于所述牺牲层之上的绝缘层以及位于所述绝缘层之上的第二半导体衬底；
[0023]步骤S102:在所述第二半导体衬底上形成保护层，并形成贯穿所述保护层与所述第二半导体衬底的浅沟槽隔离；
[0024]步骤S103:形成贯穿所述浅沟槽隔离、所述绝缘层以及所述牺牲层的导通孔；
[0025]步骤S104:采用选择性刻蚀的方法去除所述牺牲层位于不同的所述导通孔之间的部分，在所述牺牲层内形成空腔区域；
[0026]步骤S105:向所述导通孔内填充介电材料并通过化学机械抛光(CMP)去除多余的介电材料以形成隔离插塞，所述隔离插塞将所述空腔区域隔离成多个空腔；
[0027]步骤S106:去除所述浅沟槽隔离高于所述第二半导体衬底的部分、所述隔离插塞高于所述第二半导体衬底的部分以及所述保护层，在所述第二半导体衬底位于所述浅沟槽隔离之间的区域上形成晶体管。
[0028]可选地，在所述步骤SlOl中，所述牺牲层的材料为单晶锗硅或多晶锗硅。
[0029]可选地，在所述步骤S104中，所述选择性刻蚀的方法为湿法刻蚀，所采用的刻蚀液为热盐酸(HCL)。
[0030]可选地，在所述步骤S102中，所述保护层的材料为氮化硅。
[0031]可选地，在所述步骤S103中，不同的所述导通孔所共同形成的图案不构成闭合结构，即彼此不连通。
[0032]可选地，所述空腔的高度为100nm-4um。进一步地,所述空腔的高度为lum_2um。
[0033]可选地，所述步骤SlOl包括:
[0034]步骤SlOll:提供第一半导体衬底；
[0035]步骤S1012:在所述第一半导体衬底之上形成牺牲层；
[0036]步骤S1013:对所述牺牲层的上表面进行氧化以形成位于所述牺牲层之上的绝缘层；
[0037]步骤S1014:在所述绝缘层之上粘合第二半导体衬底。
[0038]可选地，在所述步骤S106之后还包括步骤S107:在第二半导体衬底的上方形成覆盖所述晶体管的第一体介电层。
[0039]可选地，所述集成电路为射频开关器件；或者，所述集成电路为包括射频开关器件的射频前端模块，并且所述晶体管为所述射频开关器件中的晶体管。
[0040]本发明实施例三提供一种电子装置，其包括如上所述的集成电路。
[0041]本发明的集成电路，由于在复合半导体衬底的牺牲层内设置有位于晶体管下方的空腔，可以隔离晶体管与复合半导体衬底(主要指第一半导体衬底)，因此可以降低晶体管的源极、漏极和栅极以及互连线与复合半导体衬底(主要指第一半导体衬底)之间的寄生耦合作用，减小因基板耦合效应产生的寄生电容，提高集成电路的性能。本发明的集成电路的制造方法，用于制造上述集成电路，制得的集成电路同样具有上述优点。本发明的电子装置，使用了上述集成电路，因而也具有上述优点。
【附图说明】
[0042]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0043]附图中:
[0044]图1为本发明实施例一的一种集成电路的结构的一种示意性剖视图；
[0045]图2A至2F为本发明实施例二的一种集成电路的制造方法的相关步骤形成的图形的示意性剖视图；
[0046]图3为本发明实施例二的一种集成电路的制造方法的一种示意性流程图。
【具体实施方式】
[0047]在下文的描述中，给出了大量具体的