用于FinFET阱掺杂的机制的制作方法
【专利说明】
[0001] 相关申请的交叉引用
[0002] 本申请涉及以下于2013年10月04日提交的标题为"用于形成沟槽结构的机 制"的共同代决和共同转让的美国专利申请第14/046, 384号（代理卷号：TSM13-0875)和 于2013年10月10日提交的标题为"用于形成沟槽结构的机制"的美国临时专利申请第 61/889, 376号（代理卷号：TSM13-0415)。上述专利申请的全部内容结合于此作为参考。
技术领域
[0003] 本发明涉及用于FinFET阱掺杂的机制。
【背景技术】
[0004] 半导体集成电路（1C)产业经历了快速发展。在1C发展过程中，器件的功能密度 已经普遍地增加而器件部件尺寸或几何尺寸却已减小。通常这种按比例缩小工艺通过提高 生产效率、降低成本和/或改进性能而带来益处。这种按比例缩小工艺也增大了加工和制 造1C的复杂度并且为了实现这些进步，需要1C制造中的类似发展。
[0005] 而且，对于1C性能的增加和几何尺寸的缩小的需求已导致多栅极器件的引入。这 些多栅极器件包括多栅极鳍式场效应晶体管，也称为finFET，之所以如此称为finFET是因 为沟道形成在从衬底延伸出来的"鳍"上。FinFET器件允许在包括沟道区的鳍的顶部和/ 或侧边上提供栅极的同时，缩小器件的栅极宽度。
【发明内容】
[0006] 为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种在半导体 衬底上形成半导体器件的方法，包括：形成从所述半导体衬底延伸的多个鳍；沉积掺杂有 第一类型的掺杂剂的第一掺杂膜以覆盖所述多个鳍的第一组；沉积掺杂有第二类型的掺杂 剂的第二掺杂膜以覆盖所述多个鳍的第二组；在所述多个鳍的下部之间和所述多个鳍的下 部周围形成隔离结构，其中，所述多个鳍的上部未被所述第一掺杂膜或所述第二掺杂膜覆 盖；以及实施掺杂剂扩散工艺以扩散所述第一掺杂膜中的所述第一掺杂剂，从而在所述多 个鳍的第一组中和靠近所述多个鳍的第一组的衬底区域中形成第一类型的阱，并且扩散所 述第二掺杂膜中的所述第二掺杂剂，从而在被所述第二掺杂膜覆盖的所述多个鳍的第二组 中形成第二类型的阱。
[0007] 在上述方法中，所述第一类型的掺杂剂和所述第二类型的掺杂剂是相反类型的掺 杂剂。
[0008] 在上述方法中，所述隔离结构是浅沟槽隔离结构。
[0009] 在上述方法中，形成所述隔离结构还包括：沉积介电材料以填充所述多个鳍之间 和所述多个鳍周围的间隔；固化所述介电材料；对所述介电材料实施蒸汽退火；实施第一 退火以将所述介电材料转化为氧化硅；实施平坦化工艺以去除位于所述多个鳍之上的所述 介电材料；以及实施一个或多个蚀刻工艺以将所述介电材料凹进为位于所述多个鳍的顶面 下方，并且去除覆盖所述多个鳍的第一组且位于所述介电材料之上的所述第一掺杂膜，以 及去除覆盖所述多个鳍的第二组且位于所述介电材料之上的所述第二掺杂膜。
[0010] 在上述方法中，还包括：实施第二退火以降低所述衬底和所述多个鳍中的缺陷。
[0011] 在上述方法中，还包括：实施深阱注入，其中，在所述第一类型的阱和所述第二类 型的阱下方形成深阱。
[0012] 在上述方法中，还包括：实施另一深阱注入，其中，在所述第一类型的阱和所述深 阱之间或者所述第二类型的阱和所述深阱之间形成另一深阱。
[0013] 在上述方法中，所述掺杂剂扩散工艺是快速热退火工艺或毫秒退火工艺。
[0014] 在上述方法中，所述第一退火是微波退火并且在介于约400°C至约600°C的范围 内的衬底温度下实施。
[0015] 在上述方法中，所述第二退火是微波退火并且在介于约400°C至约600°C的范围 内的衬底温度下实施。
[0016] 在上述方法中，还包括：实施第三退火以减少所述衬底中和所述多个鳍中的残留 缺陷。
[0017] 在上述方法中，所述第一类型的阱和所述第二类型的阱的掺杂剂浓度介于约1E18 原子/cm3至约6E18原子/cm3的范围内。
[0018] 在上述方法中，所述多个鳍的所述上部的沟道区的掺杂剂浓度介于约5E16原子/ cm3至约5E17原子/cm3的范围内。
[0019] 在上述方法中，所述第一掺杂膜是硼掺杂的硅玻璃（BSG)膜而所述第二掺杂膜是 磷掺杂的硅玻璃（PSG)膜。
[0020] 在上述方法中，所述介电材料是可流动介电材料。
[0021] 根据本发明的另一方面，还提供了一种在半导体衬底上形成半导体器件的方法， 包括：通过蚀刻所述半导体衬底形成多个鳍；沉积掺杂有第一类型的掺杂剂的第一掺杂膜 以覆盖所述多个鳍的第一组；沉积掺杂有第二类型的掺杂剂的第二掺杂膜以覆盖所述多个 鳍的第二组；形成隔离结构以隔离所述多个鳍，其中，所述隔离结构位于所述多个鳍的下部 之间和所述多个鳍的下部周围，其中，所述多个鳍的上部未被所述第一掺杂膜或所述第二 掺杂膜覆盖；实施掺杂剂扩散工艺以扩散所述第一掺杂膜中的所述第一掺杂剂，从而在所 述多个鳍的第一组中和靠进所述多个鳍的第一组的衬底区域中形成第一类型的阱，并且扩 散所述第二掺杂膜中的所述第二掺杂剂，从而在被所述第二掺杂膜覆盖的所述多个鳍的第 二组中形成第二类型的阱；以及实施微波退火。
[0022] 在上述方法中，形成所述隔离结构还包括：沉积可流动介电材料以填充所述多个 鳍之间和所述多个鳍周围的间隔；固化所述可流动介电材料；对所述可流动介电材料实施 蒸汽退火；实施第一微波退火以将所述可流动介电材料转化为氧化硅；实施平坦化工艺以 去除位于所述多个鳍之上的所述可流动介电材料；以及实施一个或多个蚀刻工艺以将所述 可流动介电材料凹进为位于所述多个鳍的顶面下方，并且去除覆盖所述多个鳍的第一组且 位于所述可流动介电材料之上的所述第一掺杂膜，以及去除覆盖所述多个鳍的第二组且位 于所述可流动介电材料之上的所述第二掺杂膜。
[0023] 根据本发明的又一方面，还提供了一种半导体器件结构，包括：衬底，具有鳍场效 应晶体管（finFET)区；栅极结构，在鳍结构上方形成，其中，所述鳍结构含有含硅晶体材 料，并且其中，所述鳍结构的一部分在邻近的隔离结构之上突出；沟道区，位于所述鳍结构 中，其中，所述沟道区由所述栅极结构围绕，其中，所述沟道区的掺杂剂浓度介于约5E16原 子/cm3至约5E17原子/cm3的范围内；以及阱区，位于所述沟道区下方并且接近所述沟道 区，其中，所述阱区的掺杂剂浓度介于约1E18原子/cm3至约6E18原子/cm3的范围内。
[0024] 在上述半导体器件结构中，掺杂的硅玻璃膜内衬于所述隔离结构；其中，所述掺杂 的硅玻璃膜中的掺杂剂与所述阱区中的掺杂剂为相同类型。
[0025] 在上述半导体器件结构中，所述掺杂的硅玻璃膜的掺杂剂浓度介于约1E19原子/ cm3至约5E20原子/cm3的范围内。
【附图说明】
[0026] 当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各方面。应该注 意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的 尺寸可以任意地增大或减小。
[0027] 图1A是根据一些实施例的半导体器件结构的实施例的透视图。
[0028] 图1B示出了根据一些实施例的图1A的晶体管区的顶视图。
[0029] 图1C示出了根据一些实施例的图1A的半导体器件结构的截面图。
[0030] 图2不出了由BarVanZeghbroeck在2007年公开的电子和空穴的迁移率相对于 衬底掺杂（或掺杂剂）密度的示意图。
[0031] 图3A至图3P示出了根据一些实施例的用于形成finFET结构的连续工艺的截面 图。
[0032] 图4A示出了根据一些实施例的靠近表面的SiONH网（I)和靠近沟槽的底部的 另一SiONH网（II)。
[0033] 图4B示出了根据一些实施例的在低温热退火之后的SiOH+SiO网（III)。
[0034] 图4C示出了根据一些实施例的在微波退火（MWA)之后的SiO网（IV)。
【具体实施方式】
[0035] 应当理解以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或 实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在 限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件 和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间 可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发 明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本 身不指示所讨论的各个实施例和/或配置之间的关系。应当理解，本领域普通技术人员将 能够想到虽然未在本文中明确描述但是体现本发明的原理的各种等效物。
[0036] 也需要指出的是，本发明公开了多栅极晶体管的形式或本文中称为finFET器件 的鳍式多栅极晶体管的形式的实施例。这种器件可以包括P型金属氧化物半导体finFET器 件或n型金属氧化物半导体finFET器件。finFET器件可以是双栅极器件、三栅极器件和/ 或其他结构。FinFET器件可以包括在诸如微处理器、存储器件的1C、和/或其他1C中。本 领域普通技术人员将能够认识到可以受益于本发明的各个方面的半导体器件的其他实施 例。
[0037] 图1A示出了根据一些实施例的半导体器件结构100的透视图。半导体器件结构 100包括finFETT型结构。半导体器件结构100包括衬底20、多个鳍104、多个隔离结构的 106、和设置在每个鳍104上的栅极结构108。隔离结构106也可称为浅槽隔离（STI)结构。 栅极结构108可以包括栅极介电层115、栅电极层117,和/或一个或多个额外的层。硬掩 模层12