分裂栅功率半导体场效应晶体管的制作方法
【技术领域】
[0001]本发明大体上涉及功率半导体装置的结构和制造，且具体而言涉及分裂栅平面功率半导体场效应晶体管(FET)。
【背景技术】
[0002]本发明将在η沟道功率FET中说明，但是在以下说明中将理解，本发明同样适用于P沟道功率FET。在本发明说明书中，重掺杂的η型区域标记为η+，并且重掺杂的P型区域标记为P+。这些重掺杂区域通常具有介于IXlO18cnT3与IXlO21cnT3之间的掺杂浓度。在本发明说明书中，轻掺杂的η型区域标记为η_，并且轻掺杂的P型区域标记为ρ_。这些轻掺杂区域通常具有介于I X 113CnT3与1X10 17CnT3之间的掺杂浓度。
[0003]功率MOSFET已广泛用于开关应用中。需要高开关速度以便减少开关功率损耗并且减小系统中的无源部件的尺寸。因此，本发明的目标是提供具有高开关速度的分裂栅功率 MOSFET。
[0004]此外，在IGBT结构中也需要高开关速度。因此，本发明的另一目标是提供具有高开关速度的分裂栅IGBT。
[0005]现有技术
[0006]图1中示出现有技术功率MOSFET结构的横截面。如图所示，在断开状态下，高压可以由反向偏压的P型体区(13) AT-外延(14)结阻挡在装置的漏极与源极之间。在通路状态下，电流可以通过η型沟道在η+源极(11)与η_-外延(14)之间传导。在装置的开关期间，栅(21)下方的η_-外延(14)通过栅电容充电或放电。因此，装置的开关速度大部分取决于栅(21)-η_-外延(14)重叠区域。为了增强开关速度，重叠区域可以通过减小两个邻近P型体区(13)之间的距离而减小。然而，如果邻近ρ型体区(13)彼此太靠近，那么会在位于两个邻近P型体区(13)之间的η_-外延(14)的上部部分中引起高电阻，并且会引发不合需要的装置的高导通电阻。
[0007]图2中示出另一现有技术功率MOSFET结构[I]。如图中所示，装置的分裂栅结构会产生小得多的栅(21)-η_-外延(14)重叠区域以及因此与先前图1中示出的装置相比更高的开关速度。同时，邻近P型体区(13)之间的空间未减小以维持大致相同的导通电阻。然而，在断开状态下，分裂栅会在栅(21)-η_-外延(14)重叠区域的边缘处产生高电场，并且高电场可以引起装置的提前击穿[2]。
[0008]图3中示出又另一现有技术功率MOSFET结构[2]。装置具有与先前图2中示出的装置相同的分裂栅结构。装置具有连接到源极电极(22)上的额外虚拟栅(22)。虚拟栅
(22)具有场板的功能，这可以在断开状态下减小在栅电极(21)的边缘处的电场。因此，解决了提前击穿的问题。然而，需要先进的光刻步骤以在虚拟栅(22)与分裂栅(21)之间形成小的间隙。此外，虚拟栅(22)还在分裂栅(21)的侧壁处产生额外电容，与图2中示出的装置的开关速度相比，这会引起开关速度的退化。
【发明内容】
[0009]因此，本发明的目标是提供具有高开关速度，但不存在提前击穿问题的分裂栅平面功率FET。
[0010]为了实现此目标以及其他目标，本发明提供包括如图4中所示的分裂栅(21)以及半绝缘场板(34)的平面功率MOSFET结构。半绝缘场板(34)在侧壁处连接到源极电极
(22)。由于半绝缘场板(34)的高电阻率，因此板(34)的RC延迟时间大于装置的典型开关时间一个数量级以上。例如，目前先进技术功率MOSFET的开关时间约为10_8s，而板(34)的RC延迟时间通常约为10_5s。由于这种差异，因此半绝缘场板(34)在开关期间难以传导任何瞬变电流，因此即使在半绝缘场板(34)与栅(21)之间存在大的重叠区域也不会引起开关延迟。另一方面，在装置的断开状态下，因为在半绝缘场板(34)中不存在静态电流，半绝缘场板(34)的电势保持为与源极电极(22)的电势相同。因此，类似于虚拟栅(22)，半绝缘场板还可以抑制栅电极(21)附近的高电场并且因此防止提前击穿。
[0011]为了实现此目标以及其他目标，本发明还提供包括如图5中所示的分裂栅(21)以及半绝缘场板(34)的绝缘栅双极晶体管(IGBT)。类似于在功率MOSFET中，分裂栅(21)提供高开关速度，并且半绝缘场板(34)防止提前击穿。
[0012]—种分裂栅平面功率MOSFET结构，其包括
[0013]在底部处的漏极电极(23)，
[0014]第一导电型的重掺杂衬底(15)，
[0015]第一导电型的轻掺杂外延层(14)，所述轻掺杂外延层在所述重掺杂衬底(15)的顶部上，
[0016]第二导电型的重掺杂扩散(12)，所述重掺杂扩散(12)由源极电极(22)接触，
[0017]第二导电型的体区(13)，所述的体区(13)通过所述重掺杂扩散(12)连接到所述源极电极(22)，
[0018]第一导电型的重掺杂源极(11)，所述重掺杂源极(11)由所述源极电极(22)接触，
[0019]栅电介质(31)，所述的栅电介质(31)覆盖所述体区(13)的表面并且在所述重掺杂源极(11)与所述轻掺杂外延层(14)之间形成沟道，
[0020]分裂栅电极(21)，所述分裂栅电极(21)在所述栅电介质(31)的顶部上，
[0021]薄电介质层(33)，所述薄电介质层(33)覆盖所述分裂栅(21)以及所述轻掺杂外延层(14)的所述两者表面，
[0022]半绝缘场板(34)，所述半绝缘场板(34)在所述薄电介质层(33)的顶部上并且在侧壁处由所述源极电极(22)接触，
[0023]层间电介质(ILD) (32)，所述层间电介质(32)在所述半绝缘场板(34)的顶部上，
[0024]以及源极电极(22)，所述源极电极在接触孔(41)中并且在所述ILD(32)的顶部上。
[0025]进一步的，其中所述栅电介质(31)是氧化娃。
[0026]进一步的，其中所述分裂栅电极(21)是多晶硅、金属或金属硅化物中的至少一种。
[0027]进一步的，其中所述薄电介质层(33)是氧化娃。
[0028]进一步的，其中所述半绝缘场板(34)包含氮化钛、多晶硅以及非晶硅。
[0029]进一步的，其中所述ILD(32)是氧化硅。
[0030]进一步的，其中所述漏极电极(23)以及所述源极电极(22)两者是金属或金属硅化物。
[0031]一种分裂栅平面IGBT结构，其包括
[0032]在底部处的集电极(23)，
[0033]第二导电型的重掺杂集电区(17)，
[0034]第一导电型的缓冲区(16)，所述的缓冲区(16)在所述集电区(17)的顶部上，
[0035]第一导电型的轻掺杂漂移区(14)，所述的轻掺杂漂移区(14)在所述缓冲区(16)的顶部上，
[0036]第二导电型的重掺杂扩散(12)，所述重掺杂扩散(12)由发射极(24)接触，
[0037]第二导电型的体区(13)，所述的体区(13)通过所述重掺杂扩散(12)连接到所述发射极(22)，
[0038]第一导电型的重掺杂发射区(11)，所述重掺杂发射区(11)由所述发射极(24)接触，
[0039]栅电介质(31)，所述栅电介质(31)覆盖所述体区(13)的表面并且在所述重掺杂发射区(11)与所述轻掺杂漂移区(14)之间形成沟道，
[0040]分裂栅电极(21)，所述分裂栅电极在所述栅电介质(31)的顶部上，
[0041]薄电介质层(33)，所述薄电介质层覆盖所述分裂栅(21)以及所述轻掺杂外延层
(14)的所述表面两者，
[0042]半绝缘场板(34)，所述半绝缘场板(34)在所述薄电介质层(33)的顶部上并且在侧壁处由所述发射极(24)接触，
[0043]层间电介质(ILD) (32)，所述层间电介质在所述半绝缘场板(34)的顶部上，
[0044]以及发射极(24)，所述发射极在接触孔(41)中并且在所述ILD(32)的顶部上。
[0045]进一步的，其中所述集电极(25)以及所述发射极(24)两者是金属或金属硅化物。
[0046]进一步的，其中所述栅电介质(31)是氧化娃。