具有改善粘附性能和填充性能的钨层沉积方法
【技术领域】
[0001] 本申请涉及半导体制造领域，更具体地，涉及一种沉积具有改善粘附性能和填充 性能的鹤（W)层的方法。
【背景技术】
[0002] 随着金属氧化物半导体（CM0巧器件的特征尺寸不断缩小，栅极氧化物的厚度已 经逐渐接近原子间距，受到隧穿效应的影响，栅极漏电流增大、可靠性降低等逐渐成为了不 容忽视的问题。由此传统的Si化栅介质材料已经不能满足CMOS器件进一步缩小的需要， 在45nm技术节点W下，利用高介电常数（高K)栅介质取代Si化已经成为了必然。另一方 面，由于传统多晶娃栅极与高K材料不兼容，由此引发的阔值电压（Vt)升高、退火时严重的 界面反应等问题，人们开始采用金属栅极来取代多晶娃栅极，从而从根本上消除了多晶娃 栅极固有的栅耗尽和测穿透等效应。
[0003] 高K金属栅技术的实现有两种方法，一种为前栅工艺（gatefirst)，一种为后栅 工艺（gatelast)。前栅工艺同传统的Si化/多晶娃栅工艺相差较小，其栅介质和金属电极 形成于源、漏之前。后栅工艺则是先形成牺牲栅、牺牲栅介质层、源漏极、层间介质层之后， 再去除牺牲栅重新形成栅极。
[0004] 前栅工艺由于其栅层材料会受到源漏高温退火工艺的影响，限制了其对栅层材料 的选择，目前已经逐渐被淘汰。另一方面，后栅工艺其栅极材料不需要承受很高的退火温 度，对栅极材料的选择则更加广泛，同时能够更加体现材料的本征特征，因而目前很多大公 司都采用后栅工艺来进行45nmW下CMOS器件的开发、生产。
[0005] 通常可W选用铅（A1)或者鹤（W)来作为后栅工艺中的栅电极材料。Intel最早报 道了采用A1作为栅电极材料而制备的45nm芯片工艺。由于金属电极填充之后为平坦化工 艺，而相对于传统的金属W平坦化工艺，铅平坦化工艺在生产控制上具有较大难度。因此金 属W作为栅极材料则成为众多公司的选择。
[0006] 对于金属W栅极材料来说，由于后栅工艺是将牺牲栅去除之后再进行栅极材料 的填充，其对于栅极材料的填充性能要求非常高，并且到了 22nmW下，可供栅极填充的空 间更加小，传统的化学气相沉积（CVD)W沉积方法不能满足填充的需求，因而原子层沉积 (ALD)W沉积方法则逐渐被采用。考虑到薄膜电阻W及填充性能等要求，一般选用由B2&源 制备的ALDW来作为金属栅极材料。
[0007] 但是，由BsHe源制备的ALDW薄膜其粘附性能不佳，容易在后续的金属平坦化工艺 过程中发生开裂，从其阻挡层TiN金属之上裂开，从而极大的影响了产品的良率。
【发明内容】
[0008] 鉴于上述问题，本公开的目的至少部分地在于提供一种具有改善粘附性能和填充 性能的鹤（W)层的方法。
[0009] 根据本公开的一个方面，提供了一种沉积鹤（W)层的方法。该方法可W包括；对衬 底进行预处理，W在衬底的表面上沉积Si&源W膜；w及在经预处理的表面上沉积B2&源 W层。
[0010] 可W在衬底的表面上形成数个原子层的Si&源W膜。
[0011] SiH4源W膜的沉积与BsHe源W层的沉积可W通过单一的原子层沉积（ALD)工艺进 行。ALD工艺例如可W包括；反应源气体浸没操作、反应源气体引入操作、主沉积操作。在该 种情况下，形成Si&源W膜可W包括；在反应源气体浸没操作中，向反应腔中引入Si& ;W 及在反应源气体引入操作中，向反应腔中引入Si&和WFe。在反应源气体引入操作中，可W 向反应腔中交替引入SiH4和WFe数个（例如，2-10个）周期。沉积BsHe源W层可W包括： 在主沉积操作中，向反应腔中交替引入B2&和WFe若干周期。周期数可W取决于要沉积的W 层的厚度。
[0012] 衬底可W包括经后栅工艺处理后形成的栅槽，所述W膜和W层可W填充到该栅槽 中W用作栅电极。
[0013] 根据本公开的实施例，在沉积BsHe源W层之前，先利用Si&进行预处理，W形成例 如数个原子层的Si&源W膜。于是，一方面可W保留BsHe源W层的优异填充性能；另一方 面，通过结合Si&源W膜，可W改善粘附性能。而且，BsHe源W层与Si&源W膜的沉积可W 在单一ALD工艺中进行。因此，可W增加了产品的良率，并且可W拓展工艺填充的窗口。
【附图说明】
[0014] 通过W下参照附图对本公开实施例的描述，本公开的上述W及其他目的、特征和 优点将更为清楚，在附图中：
[0015] 图1是示出了根据本公开实施例的沉积W层的方法的流程图；
[0016] 图2是示出了根据本公开实施例的原子层沉积（ALD)工艺的流程图；
[0017] 图3A和3B是分别示出了根据本公开的示例方法制造的W层的横截面和顶视图的 照片；W及
[0018] 图4A和4B是分别示出了根据常规工艺制造的BsHe源W层的横截面和顶视图的照 片。
【具体实施方式】
[0019]W下，将参照附图来描述本公开的实施例。但是应该理解，该些描述只是示例性 的，而并非要限制本公开的范围。此外，在W下说明中，省略了对公知结构和技术的描述，W 避免不必要地混淆本公开的概念。
[0020] 图1是示出了根据本公开实施例的沉积W层的方法的流程图。如图1所示，该方 法100可W包括在操作102中对需要沉积鹤（W)层的表面进行预处理，W在该表面上沉积 SiH4源W膜。
[0021] 该种表面例如可W包括衬底的表面，衬底上可W形成有器件。衬底可W包括各种 合适的衬底，如体半导体衬底、绝缘体上半导体（SOI)衬底等。在W下，W体娃衬底为例进 行描述，但是本公开不限于此。
[0022] 根据一示例，衬底可W包括通过后栅工艺形成的器件（或其一部分）。该种器件例 如可W如下制作。具体地，可W在衬底上形成包括牺牲栅介质层（例如，Si化）和牺牲栅导 体（例如，多晶娃）的牺牲栅堆叠。可W牺牲栅堆叠为掩模，进行晕圈化alo)注入和延伸 区（extension)注入。然后，可W在牺牲栅堆叠的侧壁上形成如氮化物的栅侧墙（spacer)， 并可W栅侧墙和牺牲栅堆叠为掩模，进行源/漏（S/D)注入。可W通过热处理，来激活注入 的离子。然后，可W在衬底上沉积层间电介质层如氧化物，并可W对层间电介质层进行平坦 化处理如化学机械抛光（CMP)。平坦化处理可W停止于栅侧墙，从而露出牺牲栅堆叠。可 W选择性去除牺牲栅堆叠，从而在栅侧墙内侧留下栅槽。最后，可W向栅槽中填充真正的栅 堆叠，例如包括高K栅介质如Hf化和金属栅导体如W。方法100可W应用于向栅槽中填充 W层。
[0023] 该里需要指出的是，后栅工艺不限于W上述方式进行，本领域技术人员知道多种 方式来执行后栅工艺。另外，尽管在此W向栅槽中填充W层为例来进行描述，但是本公开的 技术可W适用于需要沉积W层（特别是向有限空间如槽或孔中有效填充W层）的任