共用衬底上的功率裝置集成的制作方法【专利说明】共用衬底上的功率裝置集成[0001]相关申请案交叉参考[0002]本专利申请案主张各自标题为“共用衬底上的功率裝置集成(PowerDeviceIntegrat1nonaCommonSubstrate)”且2013年7月11日提出申请的序列号为13/939,451的美国专利申请案、序列号为13/939,422的美国专利申请案及序列号为13/939，490的美国专利申请案的优先权，所述美国专利申请案中的每一者为以下美国专利申请案的部分接续申请案且主张以下美国专利申请案的优先权:标题为“共用衬底上的功率裝置集成(PowerDeviceIntegrat1nonaCommonSubstrate)”的在2013年5月6日提出申请的序列号为13/887，704美国专利申请案，其又主张标题为“用于便携式电子装置的功率管理集成电路(PowerManagementIntegratedCircuitforPortableElectronicDevices)”的在2012年7月31日提出申请的序列号为61/677，660的美国临时专利申请案的优先权，所述专利申请案中的每一者的揭示内容出于所有目的而以全文引用的方式并入本文中。
技术领域：
[0003]本发明一般来说涉及电子电路，且更特定来说涉及功率装置集成。【
背景技术：
】[0004]包含但不限于智能电话、膝上型计算机及平板计算装置、上网本等的现代便携式电子装置是电池操作的，且通常需要用于稳定施加到装置中的子系统(例如(举例来说)微处理器、图形显示器、存储器芯片等)的供应电压的电力供应组件。所需功率范围通常在约I瓦特(W)与约50W之间。[0005]电力供应/管理组件通常被分割成若干功能块；即控制电路、驱动级及功率开关。从装置小型化(此为许多便携式电子装置的所要目标)的立场，将电力供应/管理组件集成到单个集成电路(IC)芯片中是有利的。此解决方案在其中供应电流限于数百毫安(mA)的极低功率消耗产品中是特别占优势的。图1是图解说明包含功率管理控制电路102、驱动级104以及功率开关106及108的示范性功率级的框图，其全部单片集成于单个IC100中。[0006]通常，使用金属-氧化物-半导体场效应晶体管(MOSFET)装置来实施所述功率开关。制造MOSFET需要相对少的掩模步骤(例如，少于约十个掩模层级)，而IC中的控制电路与MOSFET装置相比通常需要相对多个掩模步骤(例如，约26到36个掩模层级)。因此，将大裸片区分配到功率开关导致高生产成本，此为不合意的。【
发明内容】[0007]本发明的实施例提供用于促进将电路及/或组件(例如，驱动器及功率开关)集成于与用于实施功率控制装置的对应控制电路相同的硅衬底上的新颖半导体结构及技术。为实现此目的，本发明的实施例开发实施于具有电介质横向隔离的绝缘体上硅(SOI)衬底上的BiCMOSIC制作技术的特征。[0008]根据本发明的一实施例，用于促进共用衬底上的功率装置集成的半导体结构包含:第一绝缘层，其形成于所述衬底上；及作用区域，其具有第一导电性类型，形成于所述第一绝缘层的至少一部分上。第一端子形成于所述半导体结构的上部表面上，且与形成于所述作用区域中的具有所述第一导电性类型的至少一个其它区域电连接。所述半导体结构进一步包含:隐埋式阱，其具有第二导电性类型，形成于所述作用区域中，所述隐埋式阱与形成于所述半导体结构的所述上部表面上的第二端子耦合。所述隐埋式阱经配置以连同所述作用区域一起形成箝位二极管，所述功率装置中的至少一者的击穿电压随所述隐埋式阱的一或多个特性而变。所述箝位二极管操作以将击穿雪崩区域定位于所述半导体结构中在所述隐埋式阱与所述第一端子之间。[0009]根据本发明的另一实施例，提供用于促进共用衬底上的功率装置集成的半导体结构，所述功率装置中的至少一者包含双极结晶体管(BJT)。所述半导体结构包含:第一绝缘层，其形成于所述衬底上；作用区域，其具有第一导电性类型，形成于所述第一绝缘层的至少一部分上；及第一区域，其具有所述第一导电性类型，形成于所述作用区域中接近所述作用区域的上部表面。具有所述第一导电性类型的集极区域形成于所述第一区域的至少一部分中接近所述第一区域的上部表面，所述集极区域与所述第一区域相比具有较高掺杂浓度。形成于所述半导体结构的上部表面上的集极端子与所述第一区域电连接。所述半导体结构进一步包含:隐埋式阱，其具有第二导电性类型，形成于所述作用区域中。所述隐埋式阱经配置以连同所述作用区域一起形成箝位二极管，所述箝位二极管操作以将击穿雪崩区域定位于所述隐埋式阱与所述集极端子之间，所述BJT的击穿电压随所述隐埋式阱的一或多个特性而变。具有所述第二导电性类型的基极区域形成于所述作用区域中在所述隐埋式阱的至少一部分上且横向于所述第一区域延伸。具有所述第一导电性类型的射极区域形成于所述基极区域的上部表面中，所述射极区域与形成于所述半导体结构的所述上部表面上的射极端子连接。基极结构形成于所述半导体结构的所述上部表面上在所述基极区域与所述第一区域之间的结上面，所述基极结构与所述隐埋式阱电连接且基极端子形成于所述半导体结构的所述上部表面上。[0010]根据本发明的又一实施例，用于促进共用衬底上的功率装置集成的半导体结构包含:第一绝缘层，其形成于所述衬底上；作用区域，其具有第一导电性类型，形成于所述第一绝缘层的至少一部分上；第一端子，其形成于所述半导体结构的上部表面上且与形成于所述作用区域中的具有所述第一导电性类型的至少一个其它区域电连接；及隐埋式阱，其具有第二导电性类型，形成于所述作用区域中。所述隐埋式阱经配置以连同所述作用区域一起形成箝位二极管，所述箝位二极管操作以将击穿雪崩区域定位于所述隐埋式阱与所述第一端子之间，所述功率装置中的至少一者的击穿电压随所述隐埋式阱的一或多个特性而变。所述半导体结构进一步包含:栅极结构，其形成于所述半导体结构的所述上部表面上在所述隐埋式阱的至少一部分上面且接近所述作用区域的上部表面。所述栅极结构与所述作用区域电隔离且与所述隐埋式阱电连接。[0011]根据本发明的再一实施例，将一或多个功率装置集成于共用衬底上的方法包含以下步骤:在所述衬底上形成第一绝缘层；在所述第一绝缘层的至少一部分上形成具有第一导电性类型的作用层；穿过所述作用层在所述作用层中的至少第一作用区域与第二作用区域之间形成横向电介质隔离，所述第一作用区域与所述第二作用区域通过所述横向电介质隔离而彼此电隔离；在至少所述第一作用区域中接近所述作用层与所述第一绝缘层之间的界面形成具有第二导电性类型的至少一个隐埋式阱；在所述半导体结构的上部表面上在所述隐埋式阱的至少一部分上面且接近所述第一作用区域的上部表面形成栅极结构，所述栅极结构与所述第一作用区域电隔离且与所述隐埋式阱电连接；在所述第一作用区域的至少一部分中接近所述第一作用区域的所述上部表面形成具有所述第一导电性类型的至少第一区域，所述第一区域具有高于所述第一作用区域的掺杂浓度，所述栅极结构和所述第一作用区域与所述第一区域之间的界面至少部分地重叠；及在所述半导体结构的所述上部表面上形成至少第一端子及第二端子，所述第一端子与所述隐埋式阱电连接，且所述第二端子与所述第一区域电连接；其中所述隐埋式阱经配置以连同所述第一作用区域一起形成箝位二极管，所述箝位二极管操作以将击穿雪崩区域定位于所述隐埋式阱与所述第二端子之间，所述功率装置中的至少一者的击穿电压随所述隐埋式阱的一或多个特性而变。[0012]根据将结合附图一起阅读的本发明的以下详细描述，本发明的实施例将变得显而易见。【附图说明】[0013]仅以实例而非限制的方式呈现以下图式，其中相同元件符号(当使用时)遍及数个视图指示对应元件，且其中:[0014]图1是图解说明包含实施于单个IC中的控制电路、驱动级及功率开关的示范性功率管理电路的框图；[0015]图2是图解说明包含与在IC外部的离散功率开关耦合的实施于所述IC中的示范性功率管理控制电路及驱动级的功率级的框图；[0016]图3是图解说明适合于根据本发明的实施例使用的包含实施于第一IC中的示范性功率管理控制电路以及实施于与所述第一IC耦合的第二IC中的驱动级及功率开关的功率级的框图；[0017]图4及5是描绘常规横向扩散金属-氧化物-半导体(LDMOS)晶体管装置的横截面图；[0018]图6及7是描绘形成于SOI衬底上的常规LDMOS晶体管装置的横截面图；[0019]图8是描绘根据本发明的一实施例的示范性BiCMOS结构的至少一部分的横截面图；[0020]图9A及9B是描绘根据本发明的一实施例的示范性N沟道LDMOS晶体管的至少一部分的横截面图；[0021]图10是描绘根据本发明的另一实施例的示范性N沟道LDMOS晶体管的至少一部分的横截面图；[0022]图1OA是描绘根据本发明的另一实施例的示范性N沟道LDMOS晶体管的至少一部分的横截面图；[0023]图11是描绘根据本发明的一实施例的示范性低电压信号MOSFET的至少一部分的横截面图；[0024]图12A到12E是描绘根据本发明的实施例的示范性双极结晶体管(BJT)的至少一部分的横截面图；[0025]图13是描绘根据本发明的一实施例的示范性PN二极管的至少一部分的横截面图；[0026]图13A是描绘示范性PN二极管的另一实施例的至少一部分的横截面图；[0027]图13B及13C是描绘用以根据PN二极管的实施例将栅极耦合到阳极端子的方法的横截面图；[0028]图14A是描绘根据本发明的一实施例的示范性肖特基(Schottky)二极管的至少一部分的横截面图；[0029]图14B是描绘根据本发明的另一实施例的示范性肖特基二极管的至少一部分的横截面图；[0030]图14C是描绘示范性肖特基二极管的替代实施例的至少一部分的横截面图；[0031]图15是描绘根据本发明的第三实施例的示范性肖特基二极管的至少一部分的横截面图；[0032]图15A是描绘图15的栅极沟槽结构的横截面图；[0033]图15B是描绘示范性肖特基二极管的另一实施例的至少一部分的横截面图；[0034]图15C是图解说明针对示范性肖特基二极管的实施例的传导电流的改变的图表；[0035]图16及17分别是描绘根据本发明的一实施例在蛇形布局中的示范性电阻器结构的至少一部分的俯视平面图及横截面图；[0036]图18是描绘根据本发明的实施例的示范性电容器结构的至少一部分的横截面图；[0037]图19是描绘根据本发明的一实施例的示范性P沟道MOSFET的至少一部分的横截面图；[0038]图20A到20F是描绘根据本发明的一实施例的示范性BiCMOS过程流程的横截面图；且[0039]图21A到21E是描绘根据本发明的一实施例用于将两个功率装置集成于同一SOI衬底上的示范性BiCMOS过程流程的至少一部分的横截面图；[0040]图22A到22C图解说明用于各种屏蔽结构的栅极与漏极区域之间的电场分布；且[0041]图23是图解说明芯片尺寸组合件的横截面图。[0042]应了解，出于简单及清晰的目的图解说明图中的元件。可不展示可能在商业上可行的实施例中有用或必需的常见但易于理解的元件，以便促成所图解说明实施例的较不受妨碍的视图。【具体实施方式】[0043]本文中将在用于形成适合于在说明性功率管理电路中使用的一或多个组件的说明性功率管理电路及半导体制作方法的上下文中描述本发明的实施例。然而，应理解，本发明的实施例不限于本文中所展示及描述的特定电路及/或方法。而是，本发明的实施例更广义地涉及用于以实现各种功率管理应用(例如(举例来说)DC/DC功率转换器)的高频率性能的方式来制作集成电路的技术，且有利地减小可连同本发明的实施例一起使用的外部组件(例如(举例来说)输出滤波器)的物理大小及成本以及其它益处。此外，所属领域的技术人员将在考虑到本文中的教示时显而易见，可对在所主张发明的范围内的所展示实施例做出众多修改。即，不打算或不应推断出关于本文中所展示及描述的实施例的任何限制。[0044]出于描述及主张本发明的各方面的目的，如本文中所使用的术语MOSFET打算广义地来解释以便涵盖任何类型的金属-绝缘体-半导体场效应晶体管(MISFET)。举例来说，术语MOSFET打算涵盖利用一个氧化物材料作为其栅极电介质的半导体场效应晶体管以及并不利用一个氧化物材料作为其栅极电介质的半导体场效应晶体管。另外，虽然在首字母缩略词MOSFET及MISFET中提及术语“金属”，但根据本发明的实施例的MOSFET及/或MISFET还打算涵盖具有由非金属(例如(举例来说)多晶硅)形成的栅极的半导体场效应晶体管。[0045]虽然本文中所描述的本发明的实施方案可使用P沟道MISFET(下文中称为“PM0S”或“PFET”装置)及η沟道MISFET(下文中称为“NM0S”或“NFET”装置)来实施，如同可使用BiCMOS(双极互补金属氧化物半导体)制作过程来形成，但应了解，本发明不限于此类晶体管装置及/或此制作过程，且如所属领域的技术人员将在考虑到本文中的教示时理解，可类似地采用其它合适的装置，例如(举例来说)横向扩散的金属-氧化当前第1页1 2 3 4 5 6