沟槽栅功率半导体场效应晶体管的制作方法
【技术领域】
[0001]本发明大体上涉及功率场效应晶体管的结构和制造，并且具体来说涉及沟槽栅功率金属氧化物半导体场效应晶体管(MOSFET)以及沟槽栅绝缘栅双极晶体管(IGBT)。
【背景技术】
[0002]本发明将在η沟道功率FET中说明，但是在以下说明中将理解，本发明同样适用于P沟道功率FET。在本发明说明书中，重掺杂的η型区域标记为η+，并且重掺杂的ρ型区域标记为P+。这些重掺杂区域通常具有介于IXlO18cnT3与IXlO21cnT3之间的掺杂浓度。另一方面，轻掺杂的η型区域标记为η_，并且轻掺杂的ρ型区域标记为ρ_。这些轻掺杂区域通常具有介于I X 113CnT3与I X 10 17CnT3之间的掺杂浓度。
[0003]低压功率MOSFET已经广泛用于开关模式电源(例如，DC-DC转换器)中。例如，目前先进技术中央处理单元(CPU)需要DC-DC转换器，所述DC-DC转换器同时提供大约1A的高输出电流以及低输出电压。为了在转换器中获得高效率，此处的功率MOSFET应具有极低的导通电阻。低压功率MOSFET的导通电阻的重要组成部分是沟道电阻。因此，沟槽栅结构常用于低压功率MOSFET中，以提供与平面结构相比相对较大的沟道密度。此外，需要努力减小这些沟槽栅功率MOSFET的元胞尺寸，以便增加沟道密度。因此，本发明的目标是提供具有小元胞尺寸以及因此低导通电阻的低压沟槽栅功率MOSFET。此外，小元胞尺寸在沟槽栅IGBT结构中也是合乎需要的，因为所述小元胞尺寸可以在发射极附近引起注入增强并且因此产生减小的开态压降。因此，本发明的另一目标是提供具有低开态压降的沟槽栅IGBT0
[0004]除了导通电阻需求之外，沟槽栅功率MOSFET(TMOS)还需要具有高可靠性。例如，由于该器件中的寄生BJT的激活，因此在非箝位感应开关(WS)期间该器件不应发生故障。因此，本发明的又另一目标是提供具有改进的UIS强度的TM0S。此外，还应防止IGBT中的寄生BJT的激活，以便使该装置实现无闩锁。因此，本发明的又另一目标是提供无闩锁的沟槽栅IGBT。
[0005]图1中示出现有技术TMOS结构的横截面。器件的沟道位于P型体区(13)的侧壁表面处，并且在通路状态下n+源区(11)和n_-epi(14)由所述沟道连接。器件的导通电阻大部分取决于所述器件的元胞尺寸。实现高沟道密度以及因此小沟道电阻需要小的元胞尺寸。
[0006]图2中示出现有技术沟槽栅TMOS结构的横截面[I]。如图中所示，层间电介质(ILD) (32)位于沟槽中的栅电极(21)的顶部，并且栅电极(21)通过ILD(32)与源极(22)隔离。与图1中所示的结构相比，η+源区(11)的宽度可以减小，因为在沟槽栅TMOS中在源极接触孔与栅电极(21)之间不存在横向空间。减小的元胞尺寸会产生与图1中所示的结构相比减小的导通电阻。然而，需要一种复杂的淀积和深蚀刻过程以在器件中形成ILD(32)。
[0007]在图1和图2中示出的器件结构中，在这些结构不变的情况下，可以通过使用先进的光刻技术来减小元胞尺寸。然而，那些结构中的减小的元胞尺寸还可以产生n+源区(11)以及源极(22)的减小的接触面积，并且此处的接触电阻将会增加。由于此种限制，即使使用先进的光刻技术，那些器件的导通电阻也无法减小很多。为了缓和接触问题，已提出现有技术埋栅TMOS结构，如图3中所示[2]。然而，在埋栅结构中，接触面积仍然受元胞尺寸的限制，并且接触问题无法被完全解决。
[0008]为了解决源极处的接触问题，已提出现有技术沟槽形源极接触孔TMOS结构[3]。图4中示出沟槽形源极接触孔TMOS结构的横截面。在此结构中，n+源区(11)和源极(22)在沟槽形接触孔的侧壁处接触。在源极处的接触面积不受元胞尺寸的限制，并且接触面积仅由η+源区(11)的深度确定，而不是由η +源区(11)的宽度确定。此结构使器件能够用先进的光刻技术制造，而不会增加源极处的接触电阻。然而，所述结构需要深的η+源区(11)以提供大的源极接触面积，但是浅的η+源区(11)通常用于所述结构中以便获得ρ型体区(13)的大致均匀的掺杂分布。如图中所示，P型体区(13)位于η+源区(11)的下方，并且出于减小沟道电阻的目的，均匀掺杂的P型体区(13)是合乎需要的[4]。ρ型体区(13)以及η+源区(11)两者通常通过离子注入以及退火形成。在浅的η +源区(11)的情况下，可以通过多次低能离子注入获得P型体区(13)的大致均匀的掺杂分布，因为这些注入的投影射程的标准差相对较小。然而，如果η+源区(11)较深，那么需要高能离子注入来形成ρ型体区(13)，并且由于所述注入的投影射程的相对较大的标准差，可能难以实现大致均匀的掺杂分布。由于用于所述结构中的浅η+源区(11)，因此与先前在图1、图2和图3中示出的这些结构相比，源极处的接触电阻不会减小很多。
【发明内容】
[0009]因此，本发明的目标是提供具有减小的导通电阻的沟槽栅功率MOSFET(TMOS)结构。
[0010]为了实现此目标以及其他目标，本发明提供具有重掺杂的多晶硅源区的TMOS结构。图5中示出器件结构的横截面。如图中所示，多晶硅n+源区(11)的深度(厚度)比常规TMOS的深度(厚度)大得多，所述常规TMOS在n+源区(11)的侧壁处提供较小接触电阻。在形成P型体区(13)之后，多晶硅n+源区(11)可以通过低温淀积形成。因此，ρ型体区(13)的掺杂分布可以得到良好控制，因为其在硅的表面附近形成。另一方面，与图1中示出的器件的元胞尺寸相比，在器件的源极处的沟槽形接触孔提供减小的元胞尺寸。通过使用沟槽形接触孔，多晶硅η+源区(11)由接触孔的侧壁处的源极(22)接触，并且如果元胞尺寸通过使用更先进的光刻技术进一步减小，那么接触电阻将不会增加。此外，沟槽形接触孔还提供小的寄生η+源区(11)/ρ型体区(13)/n_-epi(14)三极管的基区电阻，这使器件具备更坚固的UIS性能[5]。
[0011]此外，本发明还可以实施于沟槽栅IGBT结构中以提供减小的开态压降以及无闩锁特征。
[0012]一种沟槽栅功率MOSFET结构，其包括:
[0013]在底部处的漏极(23)，
[0014]第一导电型的重掺杂衬底(15)，所述重掺杂衬底(15)在所述漏极(23)的顶部上，
[0015]第一导电型的轻掺杂外延层(14)，所述轻掺杂外延层(14)在所述重掺杂衬底
(15)的顶部上，
[0016]第二导电型的体区(13)，所述体区(13)在所述外延层(14)的顶部上，
[0017]第二导电型的重掺杂扩散区(12)，所述重掺杂扩散区(12)将所述体区(13)连接到源极(22)，
[0018]源极(22)，所述(22)源极位于沟槽形接触孔(42)中并且位于器件的顶部，
[0019]第一导电型的重掺杂多晶硅源区(11)，所述重掺杂多晶硅源区(11)在所述体区
(13)的顶部上并且在所述沟槽形接触孔(42)的侧壁处由所述源极(22)接触，
[0020]栅电介质(31)，所述栅电介质(31)覆盖所述体区(13)的侧壁表面并且在所述源区(11)与所述外延层(14)之间形成沟道，
[0021]栅电极(21)，所述栅电极(21)靠近栅沟槽(41)中的所述栅电介质(31)以及
[0022]层间电介质(32)，所述层间电介质(32)覆盖所述栅电极(21)的上表面以及所述源区(11)的上表面。
[0023]进一步的，其中所述栅电介质(31)是氧化硅或高介电常数电介质，包含但不限于，二氧化給和氧化铝。
[0024]进一步的，其中所述栅电极(21)是多晶硅、金属以及金属硅化物中的至少一者。
[0025]进一步的，其中所述ILD(32)是是氧化娃。
[0026]进一步的，其中所述体区(13)具有大致均匀的掺杂分布。
[0027]进一步的，其中所述源极(22)以及所述漏极(23)是金属或金属硅化物，包含但不限于，铝、铜、钨、钛硅化物、钴硅化物以及镍硅化物。
[0028]一种沟槽栅IGBT结构，其包括:
[0029]在底部处的集电极(25)，
[0030]第二导电型的重掺杂集电区(17)，所述重掺杂集电区(17)在所述集电极(25)的顶部上，
[0031]第一导电型的缓冲区(16)，所述缓冲区(16)在所述集电区(17)的顶部上，
[0032]第一导电型的轻掺杂漂移区(14)，所述轻掺杂漂移区(14)在所述缓冲区(16)的顶部上，
[0033]第二导电型的体区(13)，所述体区(13)在所述漂移区(14)的顶部上，<