一种超结mosfet终端结构及其制作方法
【技术领域】
[0001]本发明属于半导体器件领域，涉及一种超结MOSFET结构及其制作方法。
【背景技术】
[0002]VDM0SFET(高压功率M0SFET)可以通过减薄漏端漂移区的厚度来减小导通电阻，然而，减薄漏端漂移区的厚度就会降低器件的击穿电压，因此在VDM0SFET中，提高器件的击穿电压和减小器件的导通电阻是一对矛盾，超结MOSFET采用新的耐压层结构，利用一系列的交替排列的P型和N型半导体薄层，在较低反向电压下将P型N型区耗尽，实现电荷相互补偿，从而使N型区在高掺杂浓度下实现高的击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET导通电阻的理论极限。
[0003]超结MOSFET具有导通损耗低，栅极电荷低，开关速度快，器件发热小，能效高的优点，产品可广泛用于个人电脑、笔记本电脑、上网本或手机、照明(高压气体放电灯)产品以及电视机(液晶或等离子电视机)和游戏机等高端消费电子产品的电源或适配器。
[0004]请参阅图1及图2，分别显示为常规的高压超结MOSFET结构(以下简称HV-M0S)及低压超结MOSFET结构(以下简称低压LV-M0S)。如图1所示，高压超结MOSFET包括N型重掺杂衬底101、N型轻掺杂外延层102及形成于所述N型轻掺杂外延层102中的P柱103和P型体区104，所述N型轻掺杂外延层102表面形成有栅氧化层105及多晶硅栅极106。如图2所示，低压超结MOSFET包括形成于N型外延层中的多晶硅柱107及多晶硅栅极108。HV-MOS和LV-MOS都是在N型外延层上通过一定的工艺方式，形成一个纵向的沟槽结构，这样可以在器件耐压的同时，极大地降低导通电阻，提高器件性能。
[0005]但是高压MOS管和低压MOS管在器件结构和工艺方法上又有很多不同点:
[0006]I)器件横向尺寸上，HV-MOS的原胞尺寸(pitch) —般在十几微米，而LV-MOS的pitch 一般只有几微米。在相同的芯片面积上，LV-MOS的原胞密度会比HV-MOS高出很多，所以低压器件对于工艺特征尺寸和光刻对准精度等要求更高，难度更大。
[0007]2)器件纵向尺寸上，HV-MOS的N型外延层厚度和沟槽深度一般有几十微米，而LV-MOS会在几个微米。对于引入的这样一个深槽结构，其深度越深，工艺难度越大，所以高压器件更加依赖于沟槽的深度和工艺；
[0008]3)沟槽的实现工艺上，HV-MOS的P柱(Ppillar-trench)是由P型杂质构成的，在N型外延层上首先利用深槽刻蚀工艺直接挖出沟槽结构，然后外延生长P型杂质层。而LV-MOS的多晶硅柱是由二氧化硅层和多晶硅层构成的，在N型外延层中挖出沟槽，然后热生长二氧化硅介质层，在进行多晶硅的淀积，形成所需的多晶硅柱。
[0009]如今，功率器件的元胞区已经能够通过设计使其达到较高的耐压水平，但是在实际的生产过程中，还需要考虑晶体管的边缘区域，对于垂直器件来说，一个芯片的边缘部分的元胞除了要承受垂直方向上的电压外还要承受水平方向上的电压，因此器件的终端边缘区域成为制约整个器件击穿电压的一个不可忽视的因素。
[0010]因此，提供一种超结MOSFET终端结构及其制作方法，以进一步提高高压超结MOSFET终端区的耐压能力，从而提高晶体管的整体耐压能力，成为本领域技术人员亟待解决的一个重要技术问题。
【发明内容】
[0011]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种超结MOSFET终端结构及其制作方法，用于解决现有技术中高压超结MOSFET终端区耐压能力有待进一步提高的问题。
[0012]为实现上述目的及其他相关目的，本发明提供一种超结MOSFET终端结构，包括:
[0013]N型重掺杂衬底及形成于所述N型重掺杂衬底上的N型轻掺杂外延层；
[0014]所述N型轻掺杂外延层包括元胞区及包围所述元胞区的终端区；
[0015]所述元胞区中形成有至少一个晶体管单元，所述晶体管单元包括形成于所述N型轻掺杂外延层中的一对元胞区P柱；该一对元胞区P柱顶端分别连接有一 P型体区，且所述P型体区位于所述N型轻掺杂外延层内；所述N型轻掺杂外延层表面形成有栅极结构；且所述栅极结构位于一对元胞区P柱之间；
[0016]所述终端区中形成有至少一个终端区P柱；
[0017]其中:
[0018]所述终端区P柱的深度大于所述元胞区P柱的深度。
[0019]可选地，所述终端区P柱的深度比所述元胞区P柱的深度大I?5 μπι。
[0020]可选地，所述终端区P柱的深度范围是30?60微米。
[0021]可选地，所述元胞区P柱及所述终端区P柱为P型单晶硅。
[0022]可选地，所述栅极结构包括形成于所述N型轻掺杂外延层表面的栅氧化层及形成于所述栅氧化层表面的多晶硅栅极。
[0023]本发明还提供一种超结MOSFET终端结构的制作方法，包括以下步骤:
[0024]S1:提供一 N型重掺杂衬底，在所述N型重掺杂衬底上形成N型轻掺杂外延层，并在位于元胞区的N型轻掺杂外延层上部进行注入和扩散，形成至少一对P型体区；
[0025]S2:在所述N型轻掺杂外延层上形成一硬掩膜层，并在位于元胞区及终端区的硬掩膜层中分别形成若干暴露出所述N型轻掺杂外延层的开口 ；其中，位于元胞区的所述开口位于所述P型体区上方；
[0026]S3:在所述硬掩膜层表面形成覆盖所述元胞区的掩蔽层，然后对所述终端区进行刻蚀，将位于所述终端区并被所述开口暴露的所述N型轻掺杂外延层往下刻蚀预设深度；
[0027]S4:去除所述掩蔽层，以所述硬掩膜层为掩膜板，对所述N型轻掺杂外延层进行刻蚀，形成若干元胞区沟槽及若干终端区沟槽；其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度；
[0028]S5:在所述元胞区沟槽及所述终端区沟槽中填充P型半导体层，得到元胞区P柱及终端区P柱；
[0029]S6:在所述N型轻掺杂外延层表面形成栅极结构；所述栅极结构位于一对元胞区P柱之间，且所述栅极结构两端分别与一对P型体区接触。
[0030]可选地，于所述步骤S3中，所述预设深度为I?5 μ m。
[0031]本发明还提供超结MOSFET终端结构的第二种制作方法，包括以下步骤:
[0032]S1:提供一 N型重掺杂衬底，在所述N型重掺杂衬底上形成N型轻掺杂外延层，并在位于元胞区的N型轻掺杂外延层上部进行注入和扩散，形成至少一对P型体区；
[0033]S2:在所述N型轻掺杂外延层上形成一硬掩膜层，并在位于元胞区及终端区的硬掩膜层中分别形成若干开口 ；所述开口未贯穿所述硬掩膜层，所述开口底部残留有预设厚度的硬掩膜层；其中，位于元胞区的所述开口位于所述P型体区上方；
[0034]S3:在所述硬掩膜层表面形成覆盖所述元胞区的掩蔽层，然后对所述终端区进行刻蚀，将位于所述终端区的所述开口底部残留的硬掩膜层去除，暴露出所述N型轻掺杂外延层；
[0035]S4:去除所述掩蔽层，以所述硬掩膜层为掩膜板，对所述N型轻掺杂外延层进行刻蚀，形成若干元胞区沟槽及若干终端区沟槽；其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度；
[0036]S5:在所述元胞区沟槽及所述终端区沟槽中填充P型半导体层，得到元胞区P柱及终端区P柱；
[0037]S6:在所述N型轻掺杂外延层表面形成栅极结构；所述栅极结构位于一对元胞区P柱之间，且所述栅极结构两端分别与一对P型体区接触。
[0038]可选地，所述硬掩膜层的材料为氧化硅，于所述步骤S2中，所述预设厚度为1000 ?5000 埃。
[0039]本发明还提供超结MOSFET终端结构的第三种制作方法，包括以下步骤:
[0040]S1:提供一 N型重掺杂衬底，在所述N型重掺杂衬底上形成N型轻掺杂外延层；
[0041]S2