使用集成电路铸造相容工艺的单片集成电阻式存储器的制造方法
【专利说明】
[0001] 相关申请交叉参考
[0002] 本申请要求2014年2月6日提交的美国临时专利申请号61/937, 412的 优先权权益，其标题为"MONOLITHICALLY INTEGRATED RESISTIVE MEMORY USING INTEGRATED-CIRCUIT FOUNDRY COMPATIBLE PROCESSES"，本申请并涉及到 2013 年 9 月 23 日提交的美国专利申请号14/034,390,其为2012年8月14日提交的美国专利申请序号 13/58, 5759 (现为2013年10月29日获准的美国专利号8, 569, 172)的延续；上述文件中 的每一者为了各种目的而引用各自的全文而作为参考明确地并入本文。。
技术领域
[0003] -般来说，本发明涉及电子存储器，例如，本发明描述可以使用集成电路铸造相容 工艺来制造的单片集成电阻式存储器。
【背景技术】
[0004] 电阻式存储器装置意味着在集成电路技术领域内的最近革新。虽然这种技术的多 数还在开发阶段，用在已提出的电阻式存储器设备以及其制造的各种技术概念已经被发明 人所展示。发明人相信，各种电阻式存储器技术以及用于制造各种电阻式存储器装置的各 种技术展现了令人信服的证据以在半导体电子工业的竞争技术之上保持显着的优势。
[0005] 随着时间推移，科技的进步已提供可以在半导体芯片的给定几何面积上制造半导 体装置（例如晶体管）的数量上的增加。提高半导体装置数量的意味着增加半导体芯片以 及相关联的电子装置的存储器容量以及处理能力。
[0006] 鉴于上述情况，发明人期望继续开发电阻式存储器技术的实际利用和制造。
【发明内容】
[0007] 以下呈現本發明的簡要概述以提供本發明一些面向的基本理解。此概述不是本發 明的詳盡概況。其既不旨在标识说明书的关键或重要元素，也不在於描绘本说明书中，或在 权利要求的任何范围中的任何特定实施例的范围。其目的在於以簡化形式呈現本说明书的 一些概念，作为呈现本公开更详细描述的前言。
[0008] 对於使用集成电路铸造相容工艺的单片集成电阻式存储器，提供了提述发明的多 个面向。一个实施例涉及一种存储装置，其包括衬底，该衬底包含一个或多个互补金属氧化 物半导体装置和形成于该衬底上的第一绝缘体层。该存储器装置还包括单片堆栈，其包含 作为单片工艺的一部分而被制造在该第一绝缘体层上方的多个层。该多个层可包括第一金 属层（例如，第一金属化层）、第二绝缘体层、和第二金属层（例如，第二金属化层）。电阻 式存储器装置结构可以形成在第二绝缘体层内。在多种实施例中，该电阻式存储器装置结 构是在该一个或多个互补金属氧化物半导体装置的热预算内的情况下而形成。在进一步的 实施例中，电阻式存储器装置结构可以至少部分地实现作为柱形装置。在其他实施例中，该 第一金属层的至少第一部分可耦合到该第二金属层的至少第二部分。
[0009] 根据一些实施例，该第一金属层和该第二金属层之间定义的距离可以基本上类似 於该第二金属层和该第三金属层之间的距离。换句话说，该层间介电的厚度不会为了适应 第二绝缘体层中的电阻式存储器装置结构的形成而改变。因此，本文所讨论的实施例与现 有的集成电路（1C)设计是相容的。
[0010] 在一些实施例中，电阻式存储器装置结构可以在摄氏450度或更低的温度下所制 造。在一些实施例中，互补金属氧化物半导体电路层可以使用相较於二氧化硅具有高相对 介电常数的栅极介电材料。在一个实施例中，互补金属氧化物半导体装置所使用的栅极介 电材料可以是 Applied Materials Producer? Black Diamond?的（HBD3)低 k 介电（例如 b： <= 3. 0 ) 0
[0011] 在存储器装置结构至少部分实现为柱形装置的实施例中，该柱形装置可包含形成 在第一金属层顶部的（接触材料的）柱式结构和设置在该柱式结构顶部上的套环式结构。 套环式结构可以包括设置在该柱式结构上方的叠层状结构中的两个或更多层的材料。在一 个或多个实施例中，套环式结构的横截面可以比柱式结构的大。在一些实施例中，该两个或 更多层可以包含设置在第二圆柱式结构上方的圆柱式结构中的第一层。第二圆柱式结构在 第一表面接触第一圆柱式结构，而第二表面耦合到该第一圆柱式结构。在此实施方式中，第 一圆柱式结构具有接触该柱式结构的第一侧和接触该第二圆柱式结构的第二表面的第二 侦k该第一表面和该第二表面可位于该第二圆柱式结构的相对侧。
[0012] 另一个实施例涉及一种制造存储器装置的方法。在多种实施例中，此方法可以是 一种铸造相容的方法（例如，不论是现有或将来的变化，其都与至少一个集成电路铸造的 制造工艺相一致）。该方法可以包括制造可包括多层的单片堆栈。制造多层可以在衬底的 热预算内所进行。在一个实施例中，衬底可以是包括在其中或其上形成的一个或多个CMOS 装置的衬底。另外，制造该多层可包括提供包含一个或多个互补金属氧化物半导体装置的 衬底以及在该衬底上方制造第一绝缘体层。该方法还可以包括于该第一绝缘体层上方制造 第一金属层。另外，该方法可以包括在第一金属层上方制造层间介电材料层以及在该层间 介电材料层内制造电阻式存储器装置结构，其可以包含形成柱形装置。此外，该方法可以包 括于该电阻式存储器装置结构上方制造第二金属层。
[0013] 根据另一实施例，制造单片堆栈可以包含在大约摄氏450度的温度下制造该单片 堆栈。在进一步实施例中，该温度可以是摄氏450度或更低。在多个实施例中，所述单片堆 栈的制造可包含在由：大约摄氏450度至约400度、大约摄氏400度至大约350度、和大约 摄氏300度至约350度所组成的范围群组中所选择的一个温度范围下制造单片堆栈。
[0014] 再一实施例涉及一种存储器单元，其可以包括衬底，该衬底包括一个或多个互补 金属氧化物半导体装置和形成于该衬底上的第一绝缘体层。该存储器装置还可包含单片堆 栈，其包括作为单片工艺的一部分而被制造在该第一绝缘体层上方的多个层。该多个层可 包含形成在衬底顶面上的第一金属层、形成在该第一金属层上的第一导电层、第二绝缘体 层、和第二金属层。电阻式存储器装置结构可以在该一个或多个互补金属氧化物半导体装 置的热预算内的情况下形成在该第二绝缘体层内。此外，该第一金属层耦合到该第二金属 层。
[0015] 又一实施例涉及一种存储器装置，其包括衬底，该衬底包含一个或多个互补金属 氧化物半导体装置和形成于该衬底上的第一绝缘体层。该存储器装置还包括单片堆栈，其 包含作为单片工艺的一部分而被制造在该第一绝缘体层上方的多个层。该多个层可包含第 一金属层、第二绝缘体层、和第二金属层。电阻式存储器装置结构可以在该一个或多个互补 金属氧化物半导体装置的热预算内的情况下形成在该第二绝缘体层内。该电阻式存储器装 置结构可以被实现作为通孔装置。}此外，该第一金属层耦合到该第二金属层。
[0016] 另一个实施例涉及一种制造存储器装置的方法。该方法可以包括制造单片堆栈， 其包括多个层，其中该制造是在衬底的热预算内所进行。该制造可包括提供包含一个或多 个互补金属氧化物半导体装置的衬底以及在该衬底上方制造第一绝缘体层。另外，该制造 可包括于该第一绝缘体层上方制造第一金属层以及在该第一金属层上制造层间介电材料 层。该制造还包括可以在该层间介电材料层内制造电阻式存储器装置结构，包括形成通孔 装置以及于该电阻式存储器装置结构上方制造第二金属层。
[0017] 又一实施例涉及一种存储器单元，其包括衬底，该衬底包含一个或多个互补金属 氧化物半导体装置、形成于该衬底上的第一绝缘体层、以及作为单片工艺的一部分而被制 造在该第一绝缘体层上方的多个层。该多个层包含形成在衬底顶面上的第一金属层、形成 在该第一金属层上的第一导电层、第二绝缘体层、和第二金属层。电阻式存储器装置结构是 在该一个或多个互补金属氧化物半导体装置的热预算内的情况下形成在该第二绝缘体层 内。该电阻式存储器装置结构可以被实现作为通孔装置。此外，该第一金属层耦合到该第 二金属层。
[0018] 下列的描述和附图阐述本说明书的某些示例面向。然而，这些方面仅表示本说明 书中的原理可被采用的各种方式中的一部分。本说明书的其它优点和新颖的特征将随着本 说明书的後续详细描述结合附图而变得明白。
【附图说明】
[0019] 发明的许多层面、实施例，目的和优点将从後续的详细描述结合前後文中相同的 参考符号所指向的相应部份而清楚明白。在本说明书中，许多特定细节被阐述以便提供本 发明的完全理解。然而，应该明白的是，题述发明的某些面向可以不用这些具体细节或利用 其它方法、组件、材料等情况下而实施。
[0020] 在其他实例中，公知的结构和装置是以方块图的形式显示，以帮助描述题述发明。
[0021] 图1根据本发明的一个或多个实施例，说明使用集成电路铸造相容工艺的示例存 储器单元的方块图。
[0022] 图2根据本发明的一个或多个实施例，说明使用集成电路铸造相容工艺的另一示 例存储器单元的方块图。
[0023] 图3根据本发明的一个或多个实施例，说明在制造存储器装置的示例存储器结构 中的中间阶段的截面方块图，根据本主题公开的一个或多个实施例。
[0024] 图4根据本发明的一个或多个实施例，说明在制造存储器装置的另一示例存储器 结构中的中间阶段的截面方块图。
[0025] 图5根据本发明的多种面向，说明一个示例且非限制的使用集成电路铸造相容工 艺的包括电阻式存储器的存储器单元的制造方法的流程图。
[0026] 图6根据本发明的多种面向，说明一个示例且非限制的制造存储器单元的方法的 流程图，该存储器单元包括形成作为柱形装置的单片集成电阻式存储器的存储器单元。
[0027] 图7根据本发明的多种面向，说明一个示例且非限制的制造存储器单元的方法的 流程图，该存储器单元包括形成作为通孔装置的单片集成电阻式存储器。
[0028] 图8说明有利於一个或多个所公开实施例的实现的样本操作环境的方块图。
[0029] 图9说明可以结合多种实施例来实现的示例计算环境的方块图。
【具体实施方式】
[0030] 本发明涉及用于数字或多级信息储存的双端存储器单元。在一些实施例中，所 述双端存储器单元可包括电阻式技术，诸如阻变双端存储器单元（resistive-switching two-terminal memory cell)。阻变双端存储器单元（也被称为阻变存储器单元或阻变存储 器），如这里所使用的，包括具有在两个导电接触之间有主动区的导电接触的电路元件。双 端存储器装置的主动区，在具有阻变存储器的情况下，表现出多个稳定或半稳定电阻状态， 而每个电阻状态都具有不同的电阻值。此外，所述多个状态中的各个可响应于施加在所述 两个导电接触的合适电信号而被形成或激活。合适的电信号可以是电压值、电流值、电压或 电流极性、电或磁场等或其合适的组合。示例性的阻变双端存储器装置，虽然非全面，但可 包括电阻式随机存取存储器（RRAM)。
[0031] 题述公开的实施例可提供一个丝状基存储器单元。丝状基存储器单元的一个实 施例可以包括：接触材料层（例如，P型（或n型）的硅（Si)支承层（例如，p型或n型多 晶硅，P型多晶矽锗等））、包括多个缺陷位置的电阻切换层（RSL)、和主动金属层，以便粒子 (例如，能够响应于合适的领域或其他合适的刺激而被离子化的金属离子和原子，或类似的 粒子）。在适当的偏压条件（例如，编程电压）下，粒子（例如，金属尚子、能够被尚子化的 原子等）可迀移到RSL内的缺陷位置，以提供形成离子到RSL的细丝。在去除偏压条件下， 在RSL中由离子所形成的导电细丝的至少一部分变形。在一些实施例中，在不存在具有高 电阻的偏压条件下，细丝的变形可包括被捕获在缺陷位置内的粒子（例如，金属离子），其 成为中性粒子（例如，金属原子）。在其它实施例中，细丝的变形可以包括在RSL内颗粒的 分散（或部分分散），其响应于偏压条件而打破由细丝所提供的导电路径。在又其他实施例 中，所述细丝的变形可以是响应于另一种合适的物理机制，或前述的适当组合。
[0032] RSL(其在本领域中也可以被当作电阻切换介质（RSM))可以包括，例如，未掺杂的 非晶硅层、具有本质特性的半导体层、矽子氧化物（例如，SiOx，其中x具有介于0. 1和2之 间的值）、非化学计量的氧化物、金属氧化物（例如氧化锌）等。RSL的适合材料的其他示例 可以包括SiXGeYOZ(其中X，Y和Z各自是合适的正整数）、氧化硅（例如，SiON，其中N是 一个适当的正整数），非晶硅（a-Si)、非晶硅锗（a_SiGe)、TaOB(其中B为合适的正整数）、 HfOC(其中C为合适的正整数）、TiOD (其中D是合适的正整数）等等，或其合适的组合。
[0033] 活性金属层的示例可包括但不限于：银（Ag)、金（Au)、钛（Ti)、氮化钛（TIN)或钛 的其它适合的化合物、镍（Ni)、铜（Cu)、铝（A1)、铬（Cr)、钽（Ta)、铁（Fe)、锰（Mn)、钨（W)、 钒（V)、钴（Co)、铂（Pt)和钯（Pd)。其它合适的导电材料，以及前述或类似材料的化合物或 组合，在本题述发明的一些面向中可以被用于主动金属层。在一些实施例中，由钛、氮化钛 等物所构成的阻挡材料薄层可设置在RSL和主动金属层（例如，银、铝等）之间。关于类似 于前述示例的本发明其他实施例的细节可以在以下已经获准专利的美国专利申请中找到： 2007年10月19日提交的美国专利申请号11/875, 541和2009年10月8日提交的美国专 利申请号12/575, 921，以及其它在此引用的文件。上述文件中的每一者在此通过引用各自 全文并为了各种目的而并入本文。
[0034] 根据各种本发明揭露的实施例中，所揭露的阻变装置可以由与铸造相容过程一致 的方式所制造。如本文中所使用的，铸造相容是指具有与在业界的半导体制造厂（诸如台 湾积体电路制造公司及其他公司）中以半导体为基础的装置的制造相关的物理限制一致。 物理限制包括芯片以及在给定工艺步骤前该芯片上所建构的材料和金属的热预算（例如， 最大操作温度）。例如，在芯片包括一个或多个金属层或建构体，并且装置模型需要金属层 保持在严格位置公差的可行性下，热预算可能由金属的软化温度所设定以避免损失金属的 刚性。其它物理限制可以包括：CMOS、nMOS、或pMOS中合适者的制造限制、特定金属化方案 的制造工具组（例如，可用于铝、铜等的蚀刻/掩蔽/切槽工具组）限制、或需要特殊工艺 处的理物理性质（例如，铜的分散性、金属和半导电材料等的氧化性质等）、或其他业界铸 造的限制等。因此，"铸造相容"的字语意指与至少一个业界半导体制造厂的工艺限制一致。
[0035] 为了编程细丝为基础的阻变存储器单元，合适的编程电压可被应用於存储器单元 而造成可变长宽的导电路径或细丝形成在存储器单元中相对高电阻的部分。这会导致存储 器单元从相对高的电阻状态切换到一个或多个相对低的电阻状态。在一些阻变装置中，擦 除处理可以由将导电细丝（至少一部分）变形而实现，使所述存储单元可从低电阻状态返 回到高电阻状态}。在存储器中，这样的状态变化可以关联到二进制位或多重二进位个别的 状态。对于多个存储器单元的阵列，存储器单元的字、字节、页、嵌段等可以被编程或擦除来 代表二进位信息的零或一，并藉由在一段时间内保留这些状态而影响存储二进位