一种半导体器件可靠性测试结构的保护电路及保护方法
【技术领域】
[0001]本发明涉及半导体领域，具体地，本发明涉及一种半导体器件可靠性测试结构的保护电路及保护方法。
【背景技术】
[0002]随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，为了提高器件密度、高性能和降低成本，半导体器件的尺寸不断缩小，给制造和设计等诸多方面带来很大挑战。
[0003]伴随超大规模集成电路(UltraLarge Scale Integrated circuit,ULSI)尺寸的不断缩小，半导体器件CMOS中的栅极介电层尺寸也不断的缩小，以获得更高的性能，半导体器件可靠性测试成为衡量器件良率的重要指标。
[0004]其中，当在栅极上加恒定的电压，使器件处于积累状态经过一段时间后，栅极介电层就会击穿，这期间经历的时间就是在该条件下的寿命，也就是一般所说的与时间相关电介质击穿(time dependent dielectric breakdown,TDDB),所述TDDB是衡量所述栅极介电层可靠性的关键因素之一，对于尺寸小的器件例如28nm或20nm甚至以下尤为如此。
[0005]在器件制备过程中经常包含等离子体处理的工艺步骤，所述工艺步骤可以对器件引起不良的充电损坏。保护二极管(Protect1n d1des,F1Ds)作为一种避免等离子体充电的方式得到广泛的应用。
[0006]所述保护二极管电路的设置方式如图1a所示，其版图结构如图2所示，所述二极管平行连接于栅极，提供了一种在所述工艺步骤中等离子体诱导产生的电流的另外一种泄露途径，这样的保护电路必须保证所述二极管不会影响器件或者电路的正常功能。
[0007]半导体器件的可靠性测试结构往往在较高的温度下进行，例如120_150°C，在该温度下所述二极管的泄露电流远远大于室温下的泄露电流，从而影响所述可靠性测试结构测试TDDB性能的准确性。
[0008]例如选用恒电流TDDB测试方法中，在所述MOS晶体管的栅极上施加一个恒定电流偏置应力(constant-current bias stress),所述MOS晶体管处于反转状态下,所述晶体管同样在所述反转操作区域中偏置，如图1b所示，正常情况下，在室温时，通过所述二极管的泄露电流Ileak远远低于经过所述栅极的电流Ig，因为此时所述二极管具有很小的反向电流，所述二极管在室温下不会影响正常的电学测试。
[0009]但是所述TDDB测试经常在较高的温度下进行，甚至高于150°C，在该温度下，所述二极管的泄露电流Ileak远远那大于室温下的泄露电流，甚至和所述栅极电流Ig差不多，当在所述栅极上施加一个恒定的电流时，部分会经过所述二极管泄露，通过所述测试方法得大的TDDB的寿命是不准确的。
[0010]因此，现有技术中为了将所述等离子工艺中形成的电流释放掉，需要添加所述保护二极管，但是所述保护二极管由于在较高温度下具有高度泄露电流，在可靠性测试过程中会对可靠性测试结构造成影响，使测试结果不够准确，是目前亟需解决的问题。
【发明内容】
[0011]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0012]本发明为了克服目前存在问题，提供了一种可靠性测试结构的保护电路，包括:
[0013]待测MOS器件；
[0014]串联设置的保护二极管以及熔丝结构；
[0015]其中所述保护二极管的负极与待测MOS器件的栅极相连，所述保护二极管的正极与所述熔丝结构的一端相连，所述熔丝结构的另一端接地。
[0016]作为优选，所述待测MOS器件的源极和漏极接地。
[0017]作为优选，所述保护二极管为N型掺杂和P阱形成的PN结，或者P型掺杂和N阱形成的PN结。
[0018]作为优选，所述熔丝结构为多晶硅熔丝或者金属熔丝。
[0019]作为优选，所述待测MOS器件为NMOS晶体管或者PMOS晶体管。
[0020]作为优选，在MOS器件制备过程中，所述保护二极管和所述熔丝结构处于通路；
[0021]在可靠性测试过程中，所述熔丝结构熔断，使所述保护二极管和所述熔丝结构处于断路。
[0022]本发明还提供了一种保护电路的保护方法，包括:
[0023]在MOS器件制备过程中，控制所述保护二极管和所述熔丝结构处于通路，为所述制备过程中产生的充电电流提供泄露路径；
[0024]在可靠性测试过程中，将所述熔丝结构熔断，使所述保护二极管和所述熔丝结构处于断路，以避免对可靠性测试结果造成影响。
[0025]作为优选，在所述MOS器件的所述栅极和体区之间施加脉冲应力，以将所述熔丝结构断开。
[0026]作为优选，所述可靠性测试包括与时间相关电介质击穿的测试。
[0027]本发明为了解决现有技术中存在的问题，提供了一种新的可靠性检测结构的保护电路，所述保护电路相对于现有技术来说增加了一个电熔丝结构，所述电熔丝结构与保护二极管相串联，串联后一端电连接所述MOS器件的栅极，一端接地，其中所述二极管反向偏置设置。
[0028]本发明的保护电路既能消除在制造工艺阶段产生的等离子体损伤的影响，又能保证在后续的器件测试阶段消除所述保护电路对可靠性测试的影响。在MOS器件的制造工艺期间，所述熔丝结构相当于一个电阻丝，MOS器件的栅极直接连接到保护二极管上和所述熔丝结构上，从而使得保护二极管起到消除工艺期间的等离子体损伤的作用。当制造完毕进入后续MOS器件测试阶段时，通过施加脉冲应力将所述熔丝结构断开，从而使MOS器件与保护二极管之间断开，避免在高温下由于所述保护二极管的泄露电流过大，对所述可靠性测试结果造成影响。
【附图说明】
[0029]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
[0030]图1a-1b为现有技术中所述检测结构的保护电路示意图；
[0031]图2为现有技术中所述检测结构的保护电路的版图结构示意图；
[0032]图3为本发明一【具体实施方式】中所述检测结构的保护电路示意图；
[0033]图4a_4c为本发明一【具体实施方式】中所述检测结构的保护电路的版图结构示意图。
【具体实施方式】
[0034]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0035]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便说明本发明所述保护电路以及所述保护方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0036]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0037]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0038]本发明为了解决现有技术中存在的问题，提供了一种新的可靠性检测结构的保护电路，所述保护电路相对于现有技术来说增加了一个电熔丝结构，所述电熔丝结构与保护二极管相串联，串联后一端电连接所述MOS器件的栅极，一端接地，其中所述二极管反向偏置设置。
[0039]本发明的保护电路既能消除在制造工艺阶段产生的等离子体损伤的影响，又能保证在后续的器件测试阶段消除所述保护电路对可靠性测试的影响。在MOS器件的制造工艺期间，所述熔丝结构相当于一个电阻丝，MOS器件的栅极直接连接到保护二极管上和所述熔丝结构上，从而使得保护二极管起到消除工艺期间的等离子体损伤的作用。当制造完毕进入后续MOS器件测试阶段时，通过施加脉冲应力将所述熔丝结构断开，从而使MOS器件与保护二极管之间断开，避免在高温下由于所述保护二极管的泄露电流过大，对所述可靠性测试结果造成