具有电容耦合的接合焊盘的功率晶体管管芯的制作方法
【技术领域】
[0001]本申请涉及功率晶体管管芯，并且具体涉及用于功率晶体管管芯的输出匹配网络。
【背景技术】
[0002]用于功率晶体管管芯的一些高频阻抗匹配拓补在输出信号路径中需要串联电容，该串联电容优选具有电容的高品质因数(Q)。常规设计将串联电容器部件集成在芯片上，伴随有显著损耗和寄生元件，或者在输出信号路径中在管芯的外部添加分立的串联电容器部件，除了增加成本和降低可靠性之外也伴随有损耗和寄生元件。因此期望更高质量和更节省成本的、既鲁棒又有效的串联电容解决方案。
【发明内容】
[0003]根据功率晶体管管芯的实施例，该管芯包括形成在半导体本体中的晶体管，该晶体管包括栅极端子、输出端子和第三端子。栅极端子控制输出端子和第三端子之间的导电通道。功率晶体管管芯进一步包括布置在半导体本体上并与该半导体本体绝缘的结构化的第一金属层。该结构化的第一金属层连接到晶体管的输出端子。功率晶体管管芯还包括布置在半导体本体上并与该半导体本体绝缘的第一接合焊盘。第一接合焊盘形成功率晶体管管芯的输出端子并电容耦合到结构化的第一金属层以便在晶体管的输出端子和第一接合焊盘之间形成串联电容。
[0004]根据功率半导体封装的实施例，该封装包括导电基底、电绝缘元件、附着到电绝缘元件的第一引线和功率晶体管管芯。功率晶体管管芯包括形成在半导体本体中的晶体管，该晶体管包括栅极端子、输出端子和第三端子。栅极端子控制输出端子和第三端子之间的导电通道。功率晶体管管芯进一步包括布置在半导体本体上并与该半导体本体绝缘的结构化的第一金属层。该结构化的第一金属层连接到晶体管的输出端子。功率晶体管管芯还包括布置在半导体本体上并与该半导体本体绝缘的第一接合焊盘。第一接合焊盘形成功率晶体管管芯的输出端子并电容耦合到结构化的第一金属层，以便在晶体管的输出端子和第一接合焊盘之间形成串联电容。该封装的第一引线通过一个或多个第一电导体连接到功率晶体管管芯的第一接合焊盘。
[0005]本领域技术人员在阅读了以下详细描述以及查看了附图之后将认识到附加的特征和优点。
【附图说明】
[0006]图中的元件不必要相对于彼此按比例。相似的参考数字指定对应的类似部分。各种所示的实施例的特征可以被组合，除非它们互相排斥。实施例在图中被描绘并且在接着的描述中被详述。
[0007]图1示出包括功率晶体管管芯的放大器电路和输出匹配网络的实施例的电路图，该功率晶体管管芯在管芯的输出信号路径中具有集成串联电容，该输出匹配网络包括该串联电容。
[0008]图2示出功率晶体管管芯的实施例的自上而下的平面图，该功率晶体管管芯在管芯的输出信号路径中具有集成串联电容。
[0009]图3包括图3A和图3B，示出根据实施例的功率晶体管管芯的不同区域的截面图，该功率晶体管管芯在管芯的输出信号路径中具有集成串联电容。
[0010]图4包括图4A和图4B，示出根据另一实施例的功率晶体管管芯的不同区域的截面图，该功率晶体管管芯在管芯的输出信号路径中具有集成串联电容。
[0011]图5示出包括功率晶体管管芯和输出匹配网络的功率半导体封装的实施例的自上而下的平面图，该功率晶体管管芯在管芯的输出信号路径中具有集成串联电容，该输出匹配网络包括串联电容。
【具体实施方式】
[0012]根据本文描述的实施例，串联电容被集成在功率晶体管管芯的输出信号路径中，而没有添加附加的串联部件并且同时避免了寄生元件。串联电容可以被集成在用于输出信号路径的金属化和用于输出信号路径的接合焊盘之间的管芯的输出信号路径中，该金属化和该接合焊盘中的每一个被包括在功率晶体管管芯中。如本文所用的术语‘接合焊盘’包括半导体管芯中所包括的任何导电结构，外部电导体(例如接合线、带、焊料球、金属夹等)可以附着到所述导电结构用于将外部电连接的点提供给管芯。
[0013]图1示出包括功率晶体管(TX)(例如RF晶体管)的放大器电路和输出匹配网络的示意图。晶体管形成在半导体本体(未在图1的示意图示中示出)中，并且具有栅极端子100、输出端子102和第三端子104。栅极端子100控制输出端子102和第三端子104之间的导电通道，这是半导体晶体管领域中众所周知的。在MOSFET (金属氧化物半导体场效应晶体管)或其它类型的FET (例如GaN MESFET (金属半导体场效应晶体管)或JFET (结型场效应晶体管))的情况下，输出端子102是漏极端子并且第三端子104是源极端子。在IGBT(绝缘栅双极晶体管)或BJT (双极结型晶体管)(例如GaAs HBT (异质结双极晶体管))的情况下，输出端子102是集电极端子并且第三端子104是发射极端子。
[0014]在每一种情况下，输出匹配网络包括串联连接在晶体管的输出端子102和地之间的分路电感器106和分路电容器108、和将晶体管输出102耦合到电路的输出端子(OUT)(例如在包括放大器电路的封装的边缘处)的电感支路110。电感支路110在图1中被描绘为具有电感元件和电阻元件(IND、RES)两者，并且与晶体管的串联电容112串联连接。电路的DC馈电端子(DC偏置)可以通过用于将DC偏置提供给晶体管的输出端子102的另一电感支路114连接在分路电感器106和分路电容器108之间。输出匹配网络提供功率晶体管的输出端子102和电路的输出端子(OUT)之间的阻抗匹配。为了便于说明，对应的输入匹配网络未在图1中示出，但是可以被包括在电路中，用于提供电路的输入端子(未示出)和晶体管的栅极端子100之间的阻抗匹配。功率晶体管的栅极端子100类似地可以电容耦合到电路的输入端子。也就是，本文公开的用于晶体管的输出端子102的相同类型的串联电容结构也可以用在栅极端子100处以将晶体管的栅极端子100电容耦合到电路的输入。
[0015]不管输入和输出匹配网络的特别的实施方式，输出匹配网络的串联电容112与晶体管集成在相同的半导体管芯(芯片)中。半导体管芯在图1中由标为‘半导体管芯’的虚线框表示。
[0016]图2示出功率晶体管管芯200的实施例的自上而下的平面图，该功率晶体管管芯在管芯200的输出信号路径中包括集成串联电容。管芯200的集成串联电容可以形成图1中所示的输出匹配网络的串联电容112。根据图2的实施例，功率晶体管管芯200包括形成在半导体本体中的功率晶体管，例如RF晶体管，诸如GaN HEMT (高电子迀移率晶体管)、SiLDMOS (横向双扩散金属氧化物半导体)或VDMOS (垂直双扩散M0S)、双极晶体管等。晶体管具有栅极端子、输出端子和第三端子。如本文先前描述的，根据晶体管的类型，输出端子可以是漏极或集电极端子。还如本文先前描述的，再次根据晶体管的类型，第三端子可以是源极或发射极端子。栅极端子控制输出端子和第三端子之间的导电通道，这是半导体晶体管领域中众所周知的。导电通道形成在半导体本体中。晶体管的半导体本体、端子和导电通道在图2中看不见。
[0017]功率晶体管管芯200进一步包括布置在半导体本体上并通过介电材料204与该半导体本体绝缘的结构化的第一金属层202。该结构化的第一金