半导体装置、分压电路、电压调节器及快闪存储器的制造方法
【技术领域】
[0001]本发明是关于一种半导体装置、分压电路、电压调节器及快闪存储器，主要关于一种半导体装置具有分割阻抗的阻抗分压电路，特别是用于快闪存储器的高电压产生电路等的分压电路。
【背景技术】
[0002]为了满足高速且低电力消耗的要求，NAND型的快闪存储器改使用低电力供给。因此，快闪存储器在编程或删除操作时使用芯片内部所产生的高电压。在编程操作中，内部的高电压产生电路，若不提供稳定的高电压至大负载的区块(存储器阵列)，所可产生的电压大约30V。电压调节器在此种产生高电压的状况下，可使用用于减少电力消耗的高阻抗元件的分压电路以减少流入电流(Sink current)。
[0003]在日本专利特开2004-140144号公报所揭露的现有技术中，第一输出设定电路设置于参考电压与反馈节点之间，第二输出设定电路设置于反馈节点与输出端子之间。当输出端子耦接至负载时，第一以及第二输出设定电路的开关短路，电流从分压电路的低阻抗元件侧的路径流出，反馈节点的电压快速的随着负载变化。因此，可防止附于抵抗元件的寄生电容所造成的电路操作不稳定。此外，日本专利特开2013-38234号公报所揭露的现有技术关于一种分压电路，包括串联的阻抗Rl以及R2，而阻抗Rl以及R2由半导体基板的井内的扩散区所形成。设置于阻抗Rl扩散区的分压节点连接至阻抗R2的阱，借以抑制阻抗Rl与R2的变化率差。
【发明内容】
[0004]本发明要解决的技术问题是:提供一种半导体装置、分压电路、电压调节器及快闪存储器，以解决上述问题。
[0005]本发明解决问题的技术方案为:提供一种半导体装置，该半导体装置具有包含有半导体区的半导体基板以及通过半导体区的绝缘膜形成的导电材料所构成的阻抗。第一电压以及作为参考电压的第二电压提供至上述阻抗，而通过上述阻抗所产生的第一电压与第二电压的中间电压提供至上述半导体区。
[0006]较佳的实施例中，当第一电压为Vl且第二电压为V2时，上述中间电压为(Vl-V2)/2。当上述第一电压为可变时，上述中间电压为可变。较佳的实施例中，上述阻抗为掺入杂质的一多晶硅层。较佳的实施例中，上述多晶硅层从上述中间电压所生成的位置电连接至上述半导体区。较佳的实施例中，上述多晶硅层包括耦接至上述第一电压的一第一多晶硅层以及耦接至上述第二电压的一第二多晶硅层，而上述第一多晶硅层以及上述第二多晶硅层从上述中间电压所生成的位置电连接至上述半导体区。较佳的实施例中，具有高杂质浓度的一扩散区形成于上述半导体区中上述中间电压所施加的区域。较佳的实施例中，上述扩散区通过一导电构件电连接至上述阻抗中的上述中间电压所生成的位置。较佳的实施例中，上述半导体区为形成于上述半导体基板内的阱。
[0007]本发明还提供一种半导体装置，该半导体装置包括第一导电型的第一阱、形成于上述第一阱中的第二导电型的第二阱、形成于上述第二阱中的第一导电型的第一扩散区以及第二扩散区、用于连接第一及第二扩散区并形成于第二阱中的第一、第二扩散区之间的第二导电型的第三扩散区、施加第一电压至第一扩散区的第一导电构件、施加第二电压至第二扩散区的第二导电构件、以及电连接至上述第一扩散区，上述第二扩散区以及上述第三扩散区的第三导电构件，且半导体装置具有将第一扩散区以及第二扩散区作为阻抗的功倉泛。
[0008]较佳的实施例中，上述第三导电构件提供上述第一扩散区以及上述第二扩散区所形成的上述第一电压以及上述第二电压的一中间电压至上述第三扩散区。较佳的实施例中，上述第一电压为Vl且上述第二电压为V2时，上述中间电压为(Vl-V2)/2。
[0009]本发明又提供一种分压电路，该分压电路通过上述的半导体装置所构成。
[0010]本发明另提供一种电压调节器，该电压调节器包括上述记载的半导体装置所构成的分压电路，以及用以接收通过上述分压电路的上述阻抗所分压的一反馈电压、比较上述反馈电压与一参考电压、将对应于比较结果的电压输出至上述分压电路的比较电路。
[0011]本发明还提供一种快闪存储器，该快闪存储器包括分压电路以及电压调节器。
[0012]通过本发明，通过阻抗所产生的中间电压提供至半导体区，可减少在半导体区所形成的寄生电容。因此，改善了半导体装置的反应时间。
【附图说明】
[0013]图1是显示一实施例的用于传统快闪存储器的电压调节器的电路图。
[0014]图2是显示根据本发明一实施例的电压调节器的电路组成的示意图。
[0015]图3A、3B是显示阻抗与阱之间所产生的电位差的示意图。
[0016]图4A?4D是显示根据本发明一实施例的分压电路的阻抗的组成的剖面图。
[0017]图5是显示根据本发明一实施例的分压电路的组成的剖面图。
[0018]图6是显示根据本发明另一实施例的分压电路的阻抗的组成的剖面图。
[0019]图7是显示根据本发明另一实施例的分压电路的组成的剖面图。
[0020]符号说明:
[0021]10、100?电压调节器；
[0022]20?比较电路；
[0023]30、110?分压电路；
[0024]200?硅基板；
[0025]202、240、240A、240B、400、402、404 ?阱；
[0026]210?硅氧化膜；
[0027]220、220A、220B ?多晶硅层；
[0028]230?金属构件；
[0029]250、252、254、420A、420B、430 ?扩散区；
[0030]260?层间绝缘膜；
[0031]270、280、290、300、310、320 ?金属层；
[0032]440?绝缘膜；
[0033]450、460、470、480 ?导电构件；
[0034]Active?启动信号；
[0035]Cp、Cp1、Cpw ?电容；
[0036]Nl、N2、N3、Nc、Ncl、Nc2、Nt ?节点；
[0037]R1、R2、R3、R4、R5、R6、R7、R8 ?阻抗；
[0038]Ref?参考电压；
[0039]S1、S2?选择信号；
[0040]T1、T2、T3、T4、T5、T6、T10、T11、T20、T21 ?晶体管；
[0041]Trim、/Trim ?信号；
[0042]V1、V2 ?电压；
[0043]VDD?电压源；
[0044]Vm?中间电压；
[0045]Vout ?输出。
【具体实施方式】
[0046]图1是显示一实施例的传统的电压调节器电路。电压调节器10具有比较电路20以及连结至比较电路20的分压电路30。比较电路20具有PMOS晶体管Tl以及T2耦接至电压源VDD，NM0S晶体管T3以及T4分别串联于PMOS晶体管Tl以及T2，以及NMOS晶体管T5共同耦接至NMOS晶体管T3以及T4。PMOS晶体管Tl以及T2的栅极共同耦接至节点NI。节点NI还连接至分压电路30的PMOS晶体管T6的栅极。参考电压Ref提供至晶体管T3的栅极，而分压电路30的节点N3所产生的电压提供至晶体管T4的栅极。启动信号Active提供至晶体管T5的栅极，比较电路20在操作时晶体管T5为导通。比较电路20比较参考电压Ref与节点N3的反馈电压，若节点N3的反馈电压比参考电压Ref低，则降低节点NI的输出电压。因此，流经晶体管T6的电流增加。另一方面，若节点N3的反馈电压比参考电压Ref高，比较电路20升高节点NI的输出电压。因此，流经晶体管T6的电流减少。
[0047]分压电路30包括PMOS晶体管T6耦接至电压源VDD，以及阻抗R1、R2、R3、R4、R5、R6串联耦接于晶体管T6与参考电压(例如，接地电压)之间。如附图中的实施例，晶体管T6与阻抗Rl耦接的节点形成输出端Vout。