非易失性存储器及其制造方法
【技术领域】
[0001] 本发明是关于一种非易失性存储器及其制造方法，尤指一种具有缓冲层的非易失 性存储器及制造该存储器的方法。
【背景技术】
[0002] 非易失性存储器是指当供电电源关掉后，所储存的数据仍储存于多个存储单元中 而不会因电源供应的中断即消失的半导体存储器。电荷撷取闪存为一种常见的非易失性存 储器。于电荷撷取闪存中，多位数据可透过设定于存储器单元中一定程度的电荷量加以编 程并将其储存于具有氧化层-氮化物-氧化层（oxide-nitride-oxidelayer,即「0N0层」） 的电荷撷取结构的存储器单元中。于该存储器单元中的电荷量则可经由感测电路量测，以 读取储存于该存储单元中的多位数据。
[0003] 然而，因为电荷撷取结构内的电荷长时间下来将会产生电荷流失，故所测量的电 荷量可能将产生误差。同时，当电荷撷取闪存的尺寸缩小时，所造成的电荷流失将会明显更 巨，进而对存储器的操作区间及其效能产生负面影响。
【发明内容】
[0004] 依据本发明的一实施例，其公开了一种非易失性存储器。该非易失性存储器包括 有一衬底、一设于该衬底上的电荷撷取结构、一设于该电荷撷取结构上的缓冲层及设于该 缓冲层上的多个导电层。
[0005] 又，依据本发明的另一实施例，其公开了一种非易失性存储器的制造方法，该方法 包括以下步骤：将一电荷撷取结构形成于一衬底上、将一缓冲层形成于该电荷撷取结构上、 将一导电层形成于该缓冲层上及图形化将该导电层。
【附图说明】
[0006] 图1A是本发明的非易失性存储器的一实施例的俯视示意图。
[0007] 图1B是如图1A中的所示的非易失性存储器沿其B-B'线所取的剖面示意图。
[0008] 图1C是如图1A中所示的非易失性存储器沿图1A所示的C-C'线所取的剖面示意 图。
[0009] 图2A至图2F是本发明的非易失性存储器于一制造过程的不同步骤中，该非易失 性存储器沿如图1A所示的B-B'线所取的部分剖面示意图。
[0010] 图3A至图3F是本发明的非易失性存储器于一制造过程的不同步骤中，该非易失 性存储器沿如图1A所示的C-C'线所取的部分剖面示意图。
[0011] 【符号说明】
[0012] 100衬底 110 第一掺杂区
[0013] 120第二掺杂区 130 电荷撷取结构
[0014] 132底部氧化层132 134 电荷撷取层134
[0015] 136顶部氧化层 140 缓冲层
[0016] 150第一导电层 150' 图形化导电层
[0017] 160第二导电层 170 绝缘层
[0018] 170A第一绝缘层 170B第二绝缘层
[0019] 232底部氧化层 234 电荷撷取层
[0020] 236顶部氧化层 240 缓冲层
[0021] 250导电层
【具体实施方式】
[0022] 为了能够更进一步了解本发明的特征、特点和技术内容，请参阅以下有关本发明 的详细说明与附图。于所附图式中，相同或类似的元件是以相同的元件符号表示之，并仅提 供参考与说明用，非用以限制本发明。
[0023] 请参考图式的图1A至图1C。其中，图1A是本发明的非易失性存储器的一实施例 的俯视示意图、图1B是如图1A中的所示的非易失性存储器沿其B-B'线所取的剖面示意图 及图1C是如图1A中所示的非易失性存储器沿图1A所示的C-C'线所取的剖面示意图。
[0024] 如图1A至图1C所示，于本发明的非易失性存储器的一实施例中，该易失性存储器 包括一衬底1〇〇、一具有条状并于Y方向上延伸的第一掺杂区100、一具有条状并于该Y方 向上延伸的第二掺杂区、一设于该衬底100上并介于第一掺杂区110与第二掺杂区120之 间的电荷撷取结构130、一设于该电荷撷取结构130上并覆盖该电荷撷取层130的缓冲层 140、多个设于缓冲层140上的第一导电层150、多个设于这些第一导电层150上的第二导电 层160,各第二导电层160皆为于X方向上延伸的条状层体、及一成形于该衬底100上的绝 缘层170以覆盖电荷撷取结构130、缓冲层140、这些第一导电层150及这些第二导电层的 侦幢。所述电荷撷取结构130是一复合结构，其包含有底部氧化层132、电荷撷取层134及 顶部氧化层136。其中，所述电荷撷取层134可由电绝缘材质，或低导电性的材质所构成。 可作为构成此电荷撷取层134的材质包含有氮化材质或介电材质，例如：二氧化铪（HF02)、 二氧化钛（Ti02)、二氧化锆（Zr02)、氧化钽（Ta205)及氧化铝（A1203)等。较佳为，所述底部 氧化层132的厚度约为4〇A至50A;所述电荷撷取层134的厚度约为6〇人至100A;及所述 顶部氧化层136的厚度约为70A至n〇A。同时，这些第一导电层150及这些第二导电层160 皆是由导电材质所构成，如多晶硅（Polysilicon)等。其中，所述第二导电层160的作用及 技术功效在于如字线，施予电压至该电荷撷取结构130上；所述第一导电层150的作用及技 术功效则在于导通第二导电层160与电荷撷取结构130之间的电压。
[0025] 所述缓冲层140覆盖于电荷撷取结构130,以保护其顶部氧化层136,避免其于成 形这些第一导电层150的刻蚀成形过程中而遭受损坏等。此缓冲层140是由一具有低于这 些多个导电层的刻蚀速率的材质所构成。同时，可作为构成所述缓冲层140的材质包括有 如氧化娃（Si3N4)及多娃氮化娃（Silicon-RichNitride)等的氮化材质，以及包括有如二 氧化铪（HF02)、二氧化钛（Ti02)、二氧化锆（Zr02)、氧化钽（Ta205)及氧化铝（A1203)等的高 介电（High-K)材质。较佳为，所述缓冲层140的厚度约为1〇人至20A。
[0026] 于此易失性存储器中的各存储器单元可经编程，以撷取于所述电荷撷取层134中 的电荷（即「电子」）。于电荷撷取层134中所撷取的电子将可提升该存储器单元的临界电 压。故，该存储器单元可由逻辑「1」至逻辑「〇」加以编程。
[0027] 以下请参考图式图2A至图2F、图3A至图3F。其中，图2A至图2F是本发明的非 易失性存储器于一制造过程的不同步骤中，该非易失性存储器沿如图1A所示的B-B'线所 取的部分剖面示意图。图3A至图3F是本发明的非易失性存储器于图2A至图2F所示制造 过程的不同步骤中，该非易失性存储器沿如图1A所示的C-C'线所取的部分剖面示意图。
[0028] 于如图式图2A及图3A所示的制造过程中，首先是提供衬底100。随后，于该衬 底100上依序形成有一底部氧化层232、一电荷撷取层234、一顶部氧化层236及一缓冲层 240。具体而言，所述底部氧化层232是成形于衬底100上、所述电荷撷取层234是成形于底 部氧化层232上、而所述顶部氧化层236是成形于电荷撷取层234上、以及所述缓冲层240 是成形于顶部氧化层236上。
[0029] 接者，请参考图式图2B及图3B。如图所示，一导电层250是成形于所述缓冲层240 的整体表面上。此导电层250则可由如多晶硅等的材质所制成。
[0030] 请参考图式图2C及图3C。于此步骤中，将底部氧化层232、电荷撷取层234、顶部 氧化层236、缓冲层240及导电层250图