具有垂直沟道的隧穿晶体管、可变电阻存储器及制造方法
【专利说明】
[0001] 相关申请的交叉引用
[0002] 本申请要求2014年2月27日提交的申请号为10-2014-0023366的韩国专利申请 的优先权，其全部内容通过引用合并于此。
技术领域
[0003] 本发明的各种实施例总体而言涉及半导体器件及其制造方法，更具体而言，涉及 隧穿晶体管、包括其的可变电阻存储器件及其制造方法。
【背景技术】
[0004] 随着移动和数字信息通信以及消费电子行业的快速发展，对于现存的电荷控制器 件的研究已公开了其限制性。因而，需要开发应用新概念的新功能存储器件。具体地，需要 开发具有大容量、超高速度和超低功率的下一代存储器件以满足大容量存储器的需求。
[0005] 已经提出了利用电阻材料作为存储媒介的可变电阻存储器件作为下一代存储器 件。可变电阻存储器件的典型实例为相变随机存取存储器（PCRAM)、阻变RAM(ReRAM)或者 磁性 RAM(MRAM)。
[0006] 典型地，可变电阻存储器件可以利用开关器件和电阻器件来形成，并且可以根据 电阻器件的状态来储存诸如" 0 "或" 1"的数据。
[0007] 即使在可变电阻存储器件中，首先要提高集成度，并且要将尽可能多地将存储器 单元集成在有限的面积中。
[0008] 为了满足需求，还在阻变存储器件中使用了三维（3D)晶体管结构。因而，3D晶体 管可以包括在与半导体衬底的表面垂直的方向上延伸的沟道，并且具有被形成为包围所述 沟道的栅极。
[0009] 需要提供高的操作电流至3D晶体管以保持高的电阻可变特性。
【发明内容】
[0010] 根据本发明的一个实施例，一种隧穿晶体管可以包括：半导体衬底，其具有形成在 上部区域中的源极，并且包括第一半导体材料层；柱体，其形成在半导体衬底上并且具有顺 序层叠的沟道层和漏极；栅极，其形成为包围柱体的周缘；以及第二半导体材料层，其构成 源极的一部分，形成在源极和沟道层之间，具有与源极相同的导电类型，以及具有比第一半 导体材料层更小的带隙。源极和漏极可以具有彼此相反的导电类型。
[0011] 根据本发明的一个实施例，一种可变电阻存储器件可以包括：半导体衬底，其具有 形成在上部区域中的源极，并且包括第一半导体材料层；柱体，其形成在半导体衬底上，并 且具有顺序地层叠的沟道层和漏极，所述漏极包含具有与源极相反的导电类型的掺杂剂； 栅极，其形成为包围柱体的周缘；第二半导体材料层，其构成源极的一部分，形成在源极和 沟道层之间，具有与源极相同的导电类型，以及具有比第一半导体材料层更小的带隙；加热 电极，其形成在漏极上；以及可变电阻层，其形成在加热电极上。
[0012] 根据本发明的一个实施例，一种制造隧穿晶体管的方法可以包括：在包括第一半 导体材料层的半导体衬底上形成源极，所述源极包括具有比第一半导体材料层更小的带隙 的第二半导体材料层；在半导体衬底上顺序地层叠沟道层和漏极；形成包括沟道层和漏极 的柱体；在柱体的表面上形成栅绝缘层；以及形成栅极以包围柱体的外周缘，其中，源极和 漏极可以具有彼此相反的导电类型。
[0013] 以下详细地描述这些和其他的特征、方面和实施例。
【附图说明】
[0014] 从以下结合附图的详细描述中将更加清楚地理解本公开的以上和其他的方面、特 征和优点，其中：
[0015] 图1是说明根据本发明的一个实施例的制造具有垂直沟道的隧穿晶体管的方法 的截面图；
[0016] 图2是说明根据本发明的一个实施例的制造具有垂直沟道的隧穿晶体管的方法 的截面图；
[0017] 图3是说明根据本发明的一个实施例的制造具有垂直沟道的隧穿晶体管的方法 的截面图；
[0018] 图4是说明根据本发明的一个实施例的制造具有垂直沟道的隧穿晶体管的方法 的截面图；
[0019] 图5是说明根据本发明的一个实施例的利用隧穿晶体管作为开关器件的可变电 阻存储器件的截面图；
[0020] 图6是说明根据本发明的一个实施例的隧穿晶体管的操作特性的能带图；
[0021] 图7是说明根据本发明的一个实施例的隧穿晶体管的操作特性的能带图；
[0022] 图8是说明根据本发明的一个实施例的隧穿晶体管的截面图；
[0023] 图9是说明根据本发明的一个实施例的隧穿晶体管的截面图；
[0024] 图10是说明根据本发明的一个实施例的隧穿晶体管的截面图；
[0025] 图11是说明根据本发明的一个实施例的隧穿晶体管的截面图；
[0026] 图12是说明根据本发明的一个实施例的隧穿晶体管的截面图；
[0027] 图13是说明根据本发明的一个实施例的可变电阻存储器件的操作的示意性电路 图；
[0028] 图14是说明根据本发明的一个实施例的可变电阻存储器件的操作的示意性电路 图；
[0029] 图15是说明根据本发明的一个实施例的可变电阻存储器件的操作的示意性电路 图；
[0030] 图16是说明根据本发明的一个实施例的可变电阻存储器件的操作的示意性电路 图；
[0031] 图17是说明根据本发明的一个实施例的微处理器的框图；
[0032] 图18是说明根据本发明的一个实施例的处理器的框图；以及
[0033] 图19是说明根据本发明的一个实施例的系统的框图。
【具体实施方式】
[0034] 将参照图示来详细地描述本发明的示例性实施例和中间结构。可以预料到图示的 形状变化是缘于例如制造技术和/或公差。另外，为了清楚起见，可能对层和区域的长度和 尺寸进行夸大。附图中相同的附图标记表示相同的元件。当一层被称为在另一层或衬底 "上"时，其可以是直接在衬底上，或者是在具有中间层的情况下间接在衬底上。此外，"连接 /耦接"不仅表示一个部件与另一个部件直接耦接，还表示经由中间部件与另一个部件间接 耦接。另外，只要未另外特意提及，单数形式可以包括复数形式，反之亦然。
[0035] 参照本发明的优选实施例的截面和/或平面图示来描述本发明。然而，本发明的 实施例不应被解释为局限于本发明。尽管将示出且描述本发明的一些实施例，但是对于本 领域的普通技术人员将理解的是，在不脱离本发明的原理和精神的情况下可以对这些示例 性实施例进行变化。
[0036] 参见图1，制备半导体衬底。半导体衬底可以是第一半导体材料层，例如硅（Si) 衬底。半导体衬底1〇〇可以具有导电类型。将高浓度第一导电类型杂质、例如高浓度P型 (即，P+型）杂质注入至半导体衬底100的上部中以形成第一杂质层105。在本实施例中， 第一杂质层105经由离子注入方法来形成。然而，第一杂质层105可以利用用于单晶生长 的外延生长方法或者其他各种沉积方法来形成。
[0037] 在第一杂质层105上形成第二杂质层110。第二杂质层110可以由第二半导体材 料层形成，所述第二半导体材料层具有比构成第一杂质层105的第一半导体材料层（例如， Si)更小的带隙。第二半导体材料层可以包括：锗化硅（SiGe)层、锗层、砷化铟（InAs)层、 锑化镓（GaSb)层、或者锑化铟（InSb)层。第二杂质层110还可以包括高浓度第一导电类 型杂质，例如高浓度P型（即，P+型）杂质。第二杂质层110的杂质（P+)可以经由离子注 入方法来引入。可替选地，第二杂质层110可以通过沉积包含高浓度第一导电类型杂质的 第二半导体材料层来形成。第二半导体材料层可以与第一杂质层105-起构成第一结区， 例如晶体管的源极S。
[0038] 在形成有第一结区（即，源极S)的半导体衬底100上形成沟道层115和第二结区 层120。沟道层115可以由第一半导体材料层形成。第二结区层120可以由包含与第一导 电类型相反的高浓度第二导电类型杂质（例如，高浓度n型（即，n+型）杂质）的第一半导 体材料层形成。第二结区层120可以通过沉积第一半导体材料并且注入高浓度n型杂质来 形成。可替选地，第二结区层120可以通过沉积包含高浓度n型杂质的第一半导体材料层 来形成。沟道层115和第二结区层120可以经由外延生长方法来形成。
[0039] 参见图2,刻蚀图1中所示的第二结区层120和图1中所示的沟道层115的预定部 分以形成柱体122。通过形成柱体122,可以限定晶体管的漏极D。附图标记115a表示图案 化的沟道层。在本实施例中，为了实现隧穿晶体管结构，源极S和漏极D可以被形成为具有 相反的导电类型。
[0040] 参见图3,可以在柱体122的表面上形成栅绝缘层125。栅绝缘层125可以经由氧 化方法或沉积方法来形成。当栅绝缘层125经由沉积方法来形成时，栅绝缘层125可以包 括诸如氧化钽（TaO)、氧化钛（TiO)、钛酸钡（BaTiO)、锫酸钡（BaZrO)、氧化锫（ZrO)、氧化铪 (HfO)、氧化镧（LaO)、氧化铝（A10)、氧化钇（Y0)、或者氧化锆硅（ZrSiO)的金属氧化物，氮 化物，或者它们的组合。
[0041] 参见图4,可以将栅极130形成为包围柱