碳化硅半导体器件及其制造方法
【技术领域】
[0001]本发明涉及碳化硅半导体器件，特别涉及被用作电力用半导体器件的沟槽栅型碳化硅半导体器件及其制造方法。
【背景技术】
[0002]在电力电子技术设备中，为了对用于驱动电气马达等负载的电力供给的执行/停止进行切换，使用了娃IGBT (Insulated Gate Bipolar Transistor:绝缘栅双极晶体管)、MOSFET(Metal Oxide Semiconductor Field Effect Transistor:金属氧化物半导体场效应晶体管)等开关元件。特别地，近年来，作为下一代的高耐压/低损失的开关器件，使用了碳化硅(SiC)的MOSFET受到了关注。
[0003]在被用作电力用半导体器件的情况下，使用纵型MOSFET (verticle M0SFET)构造的情形较多。在纵型MOSFET中，根据其栅极构造，有平面型、沟槽型(沟槽栅型)等。
[0004]已知如果沟槽栅型SiC -MOSFET形成于具有4° OFF等OFF角的基板，则ON电流、阈值电压根据所形成的沟槽侧壁面而变化(例如专利文献I)。
[0005]专利文献1:日本特开2011-100967号公报
【发明内容】
[0006]根据专利文献1，在由具有OFF角的4H_SiC单晶体半导体基板构成的沟槽栅型SiC-MOSFET中，依赖于OFF角而针对晶体表面不同的每个沟槽侧壁面在漏极电流和阈值电压中产生偏差。即，在具有OFF角的基板上形成的沟槽栅型SiC-MOSFET中，针对每个沟槽侧壁面，MOSFET成为不同的ON状态，所以存在如下情况:动态特性变得不稳定，或者产生向特定的沟槽侧壁面的沟道面的电流集中。
[0007]本发明是为了解决上述那样的课题而完成的，其目的在于提供一种沟槽栅型的纵型碳化硅半导体器件及其制造方法，能够降低沟槽侧壁面的晶体表面所致的漏极电流和阈值电压的偏差。
[0008]本发明的碳化硅半导体器件具备:由碳化硅构成的第I导电类型的漂移区域，形成在具有OFF角的碳化硅半导体基板的第I主面上；由碳化硅构成的第2导电类型的阱区域，形成在所述漂移区域的表面上；由碳化硅构成的第I导电类型的源区域，选择性地形成在所述阱区域的表层部；沟槽，从所述源区域的表面贯通所述阱区域而到达所述漂移区域；栅电极，隔着栅绝缘膜而形成在所述沟槽的内部；源电极，与所述阱区域及所述源区域连接；漏电极，与碳化硅半导体基板相接地形成在所述碳化硅半导体基板的作为第I主面的相反侧的面的第2主面；以及第2导电类型的高浓度阱区域，形成在所述阱区域内，所述第2导电类型的高浓度阱区域的杂质浓度比所述阱区域的杂质浓度大，在所述沟槽的第I侧壁面侧的所述阱区域形成有低沟道掺杂区域，在所述沟槽的第2侧壁面侧的所述阱区域形成有有效受主浓度比所述低沟道掺杂区域低的高沟道掺杂区域。
[0009]另外，本发明的碳化硅半导体器件的制造方法具备:在具有OFF角的碳化硅半导体基板的第I主面上形成由碳化硅构成的第I导电类型的漂移区域的工序；在所述漂移区域的表面上形成由碳化硅构成的第2导电类型的阱区域的工序；在所述阱区域的表层部选择性地形成由碳化硅构成的第I导电类型的源区域的工序；形成从所述源区域的表面贯通所述阱区域而到达所述漂移区域的沟槽的工序；在所述沟槽的内部隔着栅绝缘膜而形成栅电极的工序；形成与所述阱区域及所述源区域相接的源电极的工序；在所述碳化硅半导体基板的作为第I主面的相反侧的面的第2主面形成漏电极的工序；在所述阱区域内，在所述沟槽的第I侧壁面侧形成低沟道掺杂区域的工序；以及在所述阱区域内，在所述沟槽的第2侧壁面侧形成有效受主浓度比所述低沟道掺杂区域低的高沟道掺杂区域的工序。
[0010]根据本发明，能够针对沟槽的每个侧壁面调整ON状态，所以能够防止向在特定的沟槽的侧壁面中形成的场效应晶体管的沟道面的电流集中，能够得到更低电阻的沟槽栅型碳化硅半导体器件、或者动作更稳定的可靠性高的碳化硅半导体器件。
【附图说明】
[0011]图1是示意地示出本发明的实施方式I中的碳化硅半导体器件的剖面图。
[0012]图2是示意地示出本发明的实施方式I中的碳化硅半导体器件的俯视图。
[0013]图3是用于说明本发明的实施方式I中的碳化硅半导体器件的沟槽的晶体表面的关系的尚J面不意图。
[0014]图4是关于本发明的实施方式I的碳化硅半导体器件，说明在沟槽侧壁形成了的MOSFET的阈值电压的阱区域的受主浓度依赖性的图。
[0015]图5是关于本发明的实施方式I的碳化硅半导体器件，说明在沟槽侧壁形成了的MOSFET的漏极电流密度的阱区域的受主浓度依赖性的图。
[0016]图6是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的剖面示意图。
[0017]图7是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的剖面示意图。
[0018]图8是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的剖面示意图。
[0019]图9是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的剖面示意图。
[0020]图10是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的剖面示意图。
[0021]图11是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的一种方式的剖面示意图。
[0022]图12是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的一种方式的剖面示意图。
[0023]图13是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的一种方式的剖面示意图。
[0024]图14是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的一种方式的剖面示意图。
[0025]图15是示意地示出本发明的实施方式I中的碳化硅半导体器件的制造方法的一种方式的剖面示意图。
[0026]图16是示意地示出本发明的实施方式I中的碳化硅半导体器件的一种方式的俯视图。
[0027]图17是示意地示出本发明的实施方式I中的碳化硅半导体器件的一种方式的俯视图。
[0028]图18是示意地示出本发明的实施方式I中的碳化硅半导体器件的一种方式的俯视图。
[0029]图19是示意地示出本发明的实施方式I中的碳化硅半导体器件的一种方式的俯视图。
[0030]图20是示意地示出本发明的实施方式I中的碳化硅半导体器件的一种方式的剖面图。
[0031]图21是示意地示出本发明的实施方式I中的碳化硅半导体器件的一种方式的剖面图。
[0032]图22是示意地示出本发明的实施方式2中的碳化硅半导体器件的一种方式的剖面图。
[0033]图23是示意地示出本发明的实施方式3中的碳化硅半导体器件的一种方式的剖面图。
[0034]图24是示意地示出本发明的实施方式3中的碳化硅半导体器件的一种方式的剖面图。
[0035](符号说明)
[0036]1:碳化硅半导体基板；3:外延层；4:漂移区域；5:讲区域；6:源区域；7:沟槽；8:栅绝缘膜；9:栅电极；10:层间绝缘膜；11:源电极；12:漏电极；13:高沟道掺杂区域；14:低沟道掺杂区域;18:第I侧壁面;19:第2侧壁面;22:沟槽底面保护阱区域;25:标记