具有锗或iii-v族有源层的深环栅极半导体器件的制作方法
【技术领域】
[0001]本发明的实施例涉及半导体器件领域，并且具体而言，涉及具有锗或II1-V族有源层的深环栅极半导体器件。
【背景技术】
[0002]在过去几十年里，集成电路中特征的按比例缩放一直是日益增长的半导体行业的驱动力。按比例缩放到越来越小的特征实现了半导体芯片的有限面积上功能单元的增加的密度。例如，缩小晶体管尺寸允许在芯片上并入增加数目个存储器器件，导致制造具有更大能力的产品。然而，对越来越大能力的驱动并非没有问题。优化每一个器件的性能的必要性变得越来越重要。
[0003]在集成电路器件的制造中，多栅极晶体管(诸如，三栅极晶体管)已随着器件尺寸继续按比例减小而变得更为普遍。在常规工艺中，三栅极晶体管通常制造在体硅衬底或绝缘体上硅衬底上。在一些情况下，体硅衬底由于其较低成本并且因为其实现较不复杂的三栅极制造工艺而是优选的。在其它情况下，绝缘体上硅衬底由于其可提供减少的泄漏而是优选的。
[0004]在体硅衬底上，当将金属栅极电极的底部与晶体管本体的底部处的源极延伸尖端和漏极延伸尖端(即，“鳍”)对准时，三栅极晶体管的制造工艺常常遇到问题。当三栅极晶体管形成在体衬底上时，需要适当的对准以实现最佳栅极控制并且减少短沟道效应。例如，如果源极延伸尖端和漏极延伸尖端比金属栅极电极深，则可能出现晶体管穿通。替代地，如果金属栅极电极比源极延伸尖端和漏极延伸尖端深，则结果可能是不想要的栅极电容寄生现象。
[0005]已尝试许多不同技术来减少晶体管的结泄漏。然而，在结泄漏抑制领域中仍需要显著改进。
【附图说明】
[0006]图1示出了具有用于泄漏抑制的底部栅极隔离(BGI)结构的基于锗的半导体器件的横截面视图。
[0007]图2示出了根据本发明的实施例的具有带深环栅极结构的锗有源层的半导体器件的横截面视图。
[0008]图3A示出了根据本发明的实施例的具有锗有源层和深环栅极结构的非平面半导体器件的示意性自顶向下视图。
[0009]图3B示出了根据本发明的实施例的图3A的非平面半导体器件的示意性横截面视图。
[0010]图4示出了根据本发明的实施例的具有锗有源层和深环栅极结构的鳍式场效应晶体管类型半导体器件的成角度的视图。
[0011]图5A示出了根据本发明的实施例的基于纳米线的半导体结构的三维横截面视图。
[0012]图5B示出了根据本发明的实施例的图5A的基于纳米线的半导体结构如沿a-a’轴获取的横截面沟道视图。
[0013]图5C示出了根据本发明的实施例的图5A的基于纳米线的半导体结构如沿b-b’轴获取的横截面间隔体视图。
[0014]图6包括根据本发明的实施例的沿基于锗的器件的沟道区获取的横截面视图的隧道电子显微镜(TEM)图像以及相对应的饱和电流(Idsat)随与基于锗的器件中的层相对应的栅极电压(Vg)变化的绘图。
[0015]图7示出了根据本发明的一个实施方式的计算器件。
【具体实施方式】
[0016]描述了具有锗或II1-V族有源层的深环栅极半导体器件。在以下描述中，阐述许多具体细节(诸如，具体集成和材料域)以便提供对本发明的实施例的透彻理解。对于本领域技术人员将显而易见的是，本发明的实施例可以在没有这些具体细节的情况下得以实施。在其它情况下，未详细描述公知的特征(诸如，集成电路设计版图(layout))，以便不会不必要地使本发明的实施例模糊不清。此外，应当理解的是，图中所示的各个实施例是示例性表示并且未必按比例绘制。
[0017]本文中所述的一个或多个实施例将如下器件作为目标，该器件具有远低于该器件的源极区和漏极区的深度的延伸到有源区或叠置体中的栅极叠置体。虽然在结构上不同，但所产生的提供泄漏抑制的能力可描述为类似于欧米茄场效应晶体管类型器件。本文中所述的深环栅极器件可特别适于具有纳米线或纳米带沟道的基于锗或II1-V材料的场效应晶体管(FET)。下文所述的一个或多个实施例针对减少锗或II1-V材料有源层器件中的寄生泄漏的方法和所产生的结构。例如，一个或多个实施例对改善纳米线或环栅极器件中的性能可能特别有效。
[0018]我们已通过使用底部栅极隔离(BGI)结构来试图抑制具有环绕式栅极的高迀移率器件中的泄漏。然而，在例如基于锗的纳米线或纳米带晶体管器件中使用BGI结构可能难以实现。例如，虽然BGI结构可能适于抑制泄漏，但该BGI结构的放置典型地需要深入地延伸到有源区材料层或叠置体中，其可能难以进行集成。这种BGI制造工艺还需要显著更复杂的工艺步骤并且可被证明是更昂贵。此外，在制造BGI结构、但未达到足以实现完全泄漏抑制的深度的情况下，在隔离区与基于锗的缓冲层之间形成的不良界面可能生成导致或促成寄生泄漏的显著表面状态。通常，不管如何生成，寄生泄漏都可妨碍晶体管性能，因为其可使该器件的截止状态泄漏劣化。最终，这种寄生泄漏可致使制造低泄漏的基于锗的半导体器件难以实现。
[0019]为例证本文中所述的概念，图1示出了具有用于泄漏抑制的底部栅极隔离(BGI)结构的基于锗的半导体器件的横截面视图。参考图1，半导体器件100包括经由用以管理Ge与Si之间的晶格失配的硅锗(SiGe)缓冲层106 (例如，Si30Ge7Jl )和107 (例如，Si 50Ge50层)生长在硅(Si)衬底104上方(例如，作为硅晶圆的一部分)的锗(Ge)沟道区102。然而，这些SiGe缓冲层106和107相当导电的，因为其允许在沟道区102下的区内(至少在SiGe缓冲层106和107内)的平行传导。该平行传导可导致器件100中的寄生泄漏，如由箭头108所描绘的，从源极区110到漏极区112。应当指出的是，图1还描绘了隔离区114和栅极电极叠置体116，诸如金属栅极116B和高_k栅极电介质116A的电极叠置体116。应当理解的是，这种泄漏即使在环绕式布置或纳米线布置的情况下(其中，包括设置在底部栅极绝缘体(BGI)结构120上的底部栅极电极叠置体116’)也可能发生。可以延伸BGI结构120，以提供泄漏抑制(由箭头108的X所指示)。然而，如上所述，这典型地需要BGI结构120深入地形成到叠置体106/107中，如图1中所示。
[0020]为解决上述问题，在实施例中，制造深环栅极结构代替BGI结构。例如，在一个实施例中，将栅极电极的底部部分形成为远低于器件的源极区和漏极区，以提供针对该器件的泄漏抑制。在具体的这种实施例中，使用深环栅极结构代替BGI结构减轻与制造BGI结构(诸如，上述那些BGI结构)相关联的复杂化(complicat1n)和可能缺点。在实施例中，通过使用深有源区蚀刻(诸如，深HSi蚀刻)来制造深环栅极结构。在一个这种实施例中，在制造方案中，深蚀刻在浅沟槽隔离(STI)制造时预先执行。在另一个这种实施例中，深蚀刻在制造方案中稍后(例如，在替代金属栅极(RMG)多晶硅去除后进行开槽)执行。
[0021]在实施例中，深环栅极结构的使用利用了 Ge层与SiGe层之间的电压阈值(Vt)差，以便抑制可能与使用深栅极结构相关联的任何栅极电容(Cgate)惩罚(penalty)。下文结合图6更详细地描述设计Vt以减少这种惩罚、同时仍对泄漏抑制有效的能力的例子。在其它实施例中，本文中详细描述的解决方案可容易应用到II1-V族材料系统，其中，可应用类似Vt设计以适应深栅极结构。
[0022]因此，可针对高迀移率材料器件制造深栅极结构。例如，图2示出了根据本发明的实施例的具有带深环栅极结构的锗有源层的半导体器件的横截面视图。
[0023]参考图2，半导体器件200包括经由用以管理Ge与Si之间的晶格失配的硅锗(SiGe)缓冲层206 (例如，Si3tlGeJl)和207 (例如，Si 5和50层)生长在硅(Si)衬底204上(例如，作为硅晶圆的一部分)的锗(Ge)沟道区202。然而，这些SiGe缓冲层206和207相当导电，因为其允许在沟道区202下的区内(至少在SiGe缓冲层206和207内)的平行传导。半导体器件200还可包括隔离区214和栅极电极叠置体216，诸如栅极216B和栅极电介质216A叠置体216。可形成环绕式布置或纳米线布置，其中，包括了底部栅极电极叠置体216’ (包括电介质层部分216A’和栅极电极部分216B’ )。源极区和漏极区210和212分别包括在栅极电极叠置体216的任一侧上，如同样在图2中所描绘的。
[0024]再次参考图2，缓冲层206和缓冲层207形成在缓冲层206与缓冲层207之间具有异质结的异质结构。栅极电极叠置体(216+216’)设置在有源层202的沟道区上并且完全环绕有源层202的沟道区，并且设置在缓冲层207中形成的沟槽中并且至少部分地设置在缓冲层206中。在实施例中，源极区和漏极区210和212设置在栅极电极叠置体(216+216’)的任一侧上的有源层202中和缓冲层207中，但不在缓冲层206中。在一个这种实施例中，栅极电极叠置体(216+216’ )设置到异质结构(206+207)中的深度约为异质结构中的源极区和漏极区210和212的深度的2-4倍。在另一个实施例中，栅极电极叠置体(216+216’)设置到异质结构(206+207)中的深度比隔离区214的深度更深。在实施例中，栅极电极叠置体的底部部分(即，部分216’ )包括作为部分216’的沟槽的内衬的电介质层的一部分(即，部分216A