一种绝缘体上应变薄膜结构及调节应变薄膜应力的方法
【技术领域】
[0001]本发明属于半导体领域，涉及一种绝缘体上应变薄膜结构及调节应变薄膜应力的方法。
【背景技术】
[0002]随着集成电路产业的发展，采用传统的缩小晶体管尺寸的方法来提高晶体管性能越来越受到成本和技术的限制。寻找新材料，新衬底，新器件结构成为进一步提高晶体管性能的首选。应变硅技术通过在传统的体硅器件中引入应力可以提高载流子的迁移率，且应变CMOS以体硅工艺为基础不需要复杂的工艺，因而正在作为一种廉价且高效的技术得到越来越广泛的应用。
[0003]在应变硅技术中，MOS晶体管(有时叫MOS管或MOS器件)沟道区的张应力能够提升电子的迁移率，压应力能够提升空穴的迁移率。一般而言，在N型金属氧化物半导体场效应管(NM0SFET，也叫NM0S)的沟道区引入张应力来提升NMOS器件的性能，在P型金属氧化物半导体场效应管(PM0SFET，也叫PM0S)的沟道区引入压应力来提升PMOS器件的性能。应变硅与SOI技术相结合，发展出了多种材料结构，在这样的材料上制作的MOSFET具有应变硅和SOI技术共同带来的技术。
[0004]锗材料是一种能够与集成电路工艺兼容的材料，基于锗材料的高迁移率晶体管已经在深亚微米集成电路技术中得到了广泛的应用，绝缘体上锗(GOI)是高端硅基衬底材料领域的一项最新开发成果，它对高性能CMOS IC以及光电探测器和太阳能电池都具有十分重要的意义。而基于锗和锗硅材料的光电探测器和光调制器同样也得以在CMOS标准工艺平台上得到了实现。锗同硅一样，也是间接带隙的半导体材料，然而锗材料能够通过引入张应变可以实现向直接带隙的转变，研究表明大于2%的张应变就能够使锗材料转变成完全直接带隙材料。绝缘体上锗硅(SGOI)结合了 SiGe和SOI的优点，为研发新型的超高速、低功耗、抗福射、闻集成度娃基器件和芯片提供一种新的解决方案，在光电集成、系统级芯片等方面也有着重要的应用前景。
[0005]传统改变应力的方法工艺复杂,成本较高，引入应力大小有限,应力大小不好控制，且容易产生大量位错缺陷。因此，提供一种便于调节应变薄膜应力的方法以得到高质量大应力的纳米薄膜实属必要。
【发明内容】
[0006]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种绝缘体上应变薄膜结构及调节应变薄膜应力的方法，用于解决现有技术中改变应力的方法工艺复杂、成本较高、引入应力大小有限、容易产生位错缺陷的问题。
[0007]为实现上述目的及其他相关目的，本发明提供一种调节绝缘体上应变薄膜应力的方法，至少包括以下步骤:
[0008]S1:提供一自上而下依次包括顶层应变半导体层、埋氧层及半导体衬底的半导体结构，刻蚀所述顶层应变半导体层以在其中形成预设图形微结构；所述微结构包括一主体及分布于所述主体边缘的四条桥线；
[0009]S2:将所述微结构下方的埋氧层腐蚀掉以释放所述微结构，使得所述主体发生弛豫并对所述桥线产生拉向中心的力。
[0010]可选地，于所述步骤S2之后，还包括切断两条相对的桥线的步骤，以增加另外两条桥线的应力。
[0011]可选地，采用聚焦离子束机切断两条相对的桥线。
[0012]可选地，四条桥线中，相对的两条桥线在一条直线上。
[0013]可选地，所述主体在水平面上的投影为方形或菱形，四条桥线分别分布于所述主体的四个角上。
[0014]可选地，所述主体在水平面上的投影为圆形或椭圆形。
[0015]可选地，所述顶层应变半导体层的厚度为I?50纳米。
[0016]可选地，于所述步骤SI中，采用各向异性干法刻蚀对所述顶层应变半导体层进行刻蚀。
[0017]可选地，所述顶层应变半导体层为应变硅层、应变锗层或应变锗硅层。
[0018]本发明还提供一种绝缘体上应变薄膜结构，包括半导体衬底、形成于所述半导体衬底上的埋氧层及形成于所述埋氧层上的顶层应变半导体层；所述顶层应变半导体层中形成有预设图形微结构；所述微结构包括一主体及分布于所述主体边缘的至少两条桥线；所述微结构下方的埋氧层被挖空，所述微结构处于悬空状态；所述桥线处于拉伸状态。
[0019]可选地，所述微结构包括一主体及分布于所述主体边缘的两条桥线，且两条桥线在一条直线上。
[0020]可选地，所述微结构包括一主体及分布于所述主体边缘的四条桥线，且相对的两条桥线在一条直线上。
[0021]如上所述，本发明的一种绝缘体上应变薄膜结构及调节应变薄膜应力的方法，具有以下有益效果:本发明通过图形化在绝缘体上应变半导体层中形成预设图形微结构，并通过腐蚀去除微结构下方的埋氧层，使得微结构悬空，得到了悬浮条件下顶层应变半导体层的应力分布，从而改变顶层半导体层中微结构本身的固有应力，实现应力的调控。通过切断微结构的部分桥线，可以进一步增加应力，制备得到高质量、大应力的纳米应变薄膜。
【附图说明】
[0022]图1显示为本发明的调节绝缘体上应变薄膜应力的方法中半导体结构的剖视示意图。
[0023]图2显示为本发明的调节绝缘体上应变薄膜应力的方法中刻蚀顶层应变半导体层形成预设图形微结构的示意图。
[0024]图3显示为本发明的调节绝缘体上应变薄膜应力的方法中腐蚀掉微结构下方的埋氧层以释放微结构的示意图。
[0025]图4显示为本发明的调节绝缘体上应变薄膜应力的方法中切断两条相对的桥线的示意图。
[0026]元件标号说明
[0027]I半导体衬底
[0028]2埋氧层
[0029]3顶层应变半导体层
[0030]4主体
[0031]5桥线
【具体实施方式】
[0032]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0033]请参阅图1至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0034]实施例一
[0035]本发明提供一种调节绝缘体上应变薄膜应力的方法，至少包括以下步骤:
[0036]步骤S1:提供一自上而下依次包括顶层应变半导体层、埋氧层及半导体衬底的半导体结构，刻蚀所述顶层应变半导体层以在其中形成预设图形微结构；所述微结构包括一主体及分布于所述主体边缘的四条桥线；
[0037]步骤S2:将所述微结构下方的埋氧层腐蚀掉以释放所述微结构，使得所述主体发生弛豫并对所述桥线产生拉向中心的力。
[0038]首先请参阅图1及图2，执行步骤S1:提供一自上而下依次包括顶层应变半导体层3、埋氧层2及半导体衬底I的半导体结构，图1显示为所述半导体结构的剖面示意图。然后刻蚀所述顶层应变半导体层3以在其中形成预设图形微结构；所述微结构包括一主体4及分布于所述主体4边缘的四条桥线5，图2显示为刻蚀之后得到的结构的俯视示意图，其中所述顶层应变半导体层3被刻蚀掉的位置露出所述埋氧层2。
[0039]具体的，所述半导体衬底I可以为S1、Ge、蓝宝石等常规半导体，所述顶层应变半导体层3包括但不限于应变S1、应变Ge、应变SiGe等应变材料层，所述顶层应变半导体层3的厚度为I?50纳米。作为示例，所述半导体衬底I为Si衬底，所述埋氧层2为240纳米厚的二氧化硅层，所述顶层应变半导体层3为0.6%张应变的应变硅，所述应变硅的厚度优选为20纳米。
[0040]具体的，首先利用掩膜版进行光刻，并进行显影等操作在所述顶层应变半导体层3表面形成微结构图形，然后对所述顶层应变半导体层3进行刻蚀得到所述微结构.具体流程为:先将所述半导体结构在100°C下前烘3分钟，然后在所述顶层应变半导体层3表面均匀涂上光刻胶，后烘时间为3秒，然后利用光刻机进行对准和曝光，曝光时间为10秒，接着进行显影，显影时间为11秒，利用显微镜观察微结构图形线条完整，图形完好。再利用ICP高密度等离子体刻蚀机对所述顶层应变半导体层3进行各向异性干法刻蚀，刻蚀时间为22秒，形成微结构娃岛。
[0041]如图2所示，所述微结构包括一主体4及分布于所述主体4边缘的四条桥线5。所述主体4在水平面上的投影可以为圆形、椭圆形、方形或菱形。本实施例中，所述主体4在水平面上的投影以方形为例，四条桥线分别分布于所述主体的四个角上。具体的，四条桥线中，相对的两条桥线