存储单元以及其制作方法
【技术领域】
[0001]本发明涉及一种存储单元以及其制作方法，更特别来说，是涉及一种具有L型图案物质层的存储单元以及其制作方法。
【背景技术】
[0002]通常用来存储数据的半导体存储器元件可分成挥发性元件以及非挥发性元件。当供应电源中断时，挥发性存储器元件中的存储数据会遗失，但非挥发性存储器元件即使供应电源已经中断，也会保存存储的数据。因此，当供应电源无法一直供应或是经常中断时，或是当元件仅能需求低电压时，例如是移动电话、存储音乐及\或影像的存储卡以及其他应用装置，大多会使用非挥发性存储器元件。
[0003]现有的非挥发性存储器是以掺杂的多晶硅(poly silicon)作为浮动栅极(floating gate)与控制栅极(control gate)。当存储器进行编程(program)时,注入浮动栅极的电荷会均匀分布于整个多晶硅浮动栅极中。然而，当多晶硅浮动栅极层下方的穿隧氧化层(tunneling oxide)有缺陷时,就会容易造成漏电流,影响元件的可靠度。近几年来，厂商研发出一种电荷捕捉层(charge trapping layer)以取代现有非挥发性存储器中的浮动栅极。此电荷捕捉层的材质通常是氮化娃(silicon nitride)。而在电荷捕捉层的上下通常各会设置有一层氧化硅(silicon oxide)，而形成一种具有氧化硅/氮化硅/氧化娃(oxide-nitride-oxide, ΟΝΟ)的堆叠式结构(stacked structure)。具有这种堆叠式结构的非挥发式存储器可称为「娃/氧化娃/氮化娃/氧化娃/娃(silicon-oxide-nitride-oxide-silicon, S0N0S)」存储单兀。
[0004]现有的娃/氧化娃/氮化娃/氧化娃/娃存储单元可通过正向读取(forwardread)与反向读取(reverse read),将电子存储于电荷捕捉层的左侧或右侧。然而,随着半导体元件的日益缩小，电荷捕捉层的体积也逐渐缩小，所能存储的电荷也越来越少，而这将增加存储器在运作时读取或写入时的失误，而影响了产品的可靠度。
【发明内容】
[0005]本发明的目的在于提供了一种存储单元以及其制作方法，以具有良好的可靠度。
[0006]根据本发明的一实施例，本发明提供了一种存储单兀，包含一基底、一栅极介电层、一图案物质层、一选择栅极以及一控制栅极。栅极介电层设置在基底。图案物质层设置在基底上且包含一水平部分以及一垂直部分。选择栅极设置在基底且位于垂直部分的一侦U。控制栅极设置在水平部分上且位于垂直部分的另一侧。图案物质层的垂直部分突出于选择栅极的顶部。
[0007]根据另一实施例，本发明提供了另一存储单元，包含一基底、一栅极介电层、一图案物质层、一选择栅极、一控制栅极、一间隙壁以及一金属硅化物层。栅极介电层设置在基底。图案物质层设置在基底上且包含一水平部分以及一垂直部分。选择栅极设置在基底且位于垂直部分的一侧。控制栅极设置在水平部分上且位于垂直部分的另一侧。图案物质层的垂直部分突出于选择栅极的顶部。间隙壁设置在垂直部分的侧壁。金属硅化物层设置在选择栅极以及控制栅极的顶部，使选择栅极以及控制栅极的顶部完全被间隙壁以及金属硅化物覆盖。
[0008]根据另一实施例，本发明提供了一种制作存储单元的方法。首先提供一基底，然后在基底上形成一图案化介电层、一图案化第一导电层以及一图案化掩模层。在图案化介电层、图案化第一导电层以及图案化掩模层上共形地形成一物质层以及一第二导电层，之后各向异性地移除第二导电层以及物质层。接着，移除部分的图案化介电层、部分的图案化第一导电层以及部分的图案化掩模层。最后，完全移除图案化掩模层，以形成两个对称的存储单元。
[0009]本发明提供了多种实施例的存储单元以及其制作方法。由于图案物质层突出于选择栅极上，故金属硅化物层不会连续地形成在选择栅极以及控制栅极上，可避免现有的短路问题。如此一来，即可得到可靠度较高的存储单元。
【附图说明】
[0010]图1至图10绘示了本发明的一种制作存储单元的方法的步骤示意图；
[0011]图11绘示了本发明根据另一实施例的存储单元的示意图。
[0012]主要元件符号说明
[0013]300基底 324栅极介电层
[0014]302、302’图案化介电层 326控制栅极
[0015]304、304’图案化第一导电层328图案物质层
[0016]306、306’图案化掩模层 332第一层
[0017]308、308’、308’’物质层 334第一间隙壁
[0018]308a、308a’、第一氧化层 336第二掺杂区
[0019]308a”
[0020]308b、308b’、氮化层 340第二层
[0021]308b’’
[0022]308c、308c’、第二氧化层 340a氧化层
[0023]308c’’
[0024]310、310’第二导电层 340b氮化层
[0025]314沟槽 342第二间隙壁
[0026]316第一掺杂区 342a氧化层
[0027]318栅极堆叠结构 342b氮化层
[0028]320A、320B、存储单元 344第三掺杂区
[0029]320C、320D
[0030]322选择栅极 346金属娃化物层
【具体实施方式】
[0031]为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个较佳实施例，并配合所附附图，详细说明本发明的构成内容及所欲达成的功效。
[0032]请参考图1至图10，所绘示为本发明的一种制作存储单元的方法的步骤示意图。如图1所示，首先提供一基底300，并在基底300上形成一图案化介电层302、一图案化第一导电层304、一图案化掩模层306。其制作方法例如是,在基底300上形成一介电层(图未示)、一第一导电层(图未示)以及一掩模层(图未示)，然后使用一光刻暨蚀刻制作工艺(photo-etching-process, PEP)以形成图案化介电层302、图案化第一导电层304、图案化掩模层306。于较佳实施例中，图案化介电层302、图案化第一导电层304、图案化掩模层306是同一蚀刻步骤一起形成，因此他们会具有垂直切齐的侧壁。在一实施例中，基底300例如是娃基底(silicon substrate)、外延娃基底(epitaxial silicon substrate)、娃错半导体基底(silicon germanium substrate)、碳化娃(silicon carbide substrate)基底或娃覆绝缘(silicon-on-1nsulator, SOI)基底。图案化介电层302可以是一介电物质例如二氧化硅，也可以是高介电常数物质，例如是是氧化铪(hafnium oxide, HfO2)、硅酸給氧化合物(hafnium silicon oxide, HfS14)、娃酸給氮氧化合物(hafnium siliconoxynitride, HfS1N)、氧化招(aluminum oxide, Al2O3)、氧化镧(lanthanum oxide, La2O3)、招酸镧(lanthanum aluminum oxide, LaAlO)、氧化组(tantalum oxide, Ta2O5)、氧化错(zirconium oxide, ZrO2)、娃酸错氧化合物(zirconium silicon oxide, ZrS14)、错酸給(hafnium zirconium oxide, HfZrO)、氧化镱(yttrium oxide, Yb2O3)、氧化娃镱(yttriumsilicon oxide, YbS1)、招酸错(zirconium aluminate, ZrAlO)、招酸給(hafniumaluminate, HfAlO)、氮化招(aluminum nitride, AIN)、氧化钦(titanium oxide, T12),氮氧化错(zirconium oxynitride, ZrON)> 氮氧化給(hafnium oxynitride, HfON)>氮氧娃错(zirconium silicon oxynitride, ZrS1N) > 氮氧娃給(hafnium siliconoxynitride, HfS1N)、银秘组氧化物(strontium bismuth tantalate, SrBi2Ta2O9, SBT)、错钦酸铅(lead zirconate titanate, PbZrxTi1^O3, PZT)或钦酸钡银(barium strontiumtitanate, BaxSr1^xT13, BST)，但不以上述为限。图案化第一导电层304可以包含任何导电物质，于一实施例中，图案化第一导电层304是多晶硅。图案化掩模层306可以是各种适合作为掩模层的物质，例如是氮化硅(SiN)、氮氧化硅(S1N)、碳化硅(SiC)或上述的结合。在一实施例中，图案化掩模层306的厚度为500埃(Angstom)至1500埃。
[0033]如图2所示，在图案化介电层302、图案化第一导电层304与图案化掩模层306上共形地形成一物质层308以及一第二导电层310。于一实施例中，物质层308包含一第一氧化层308a、一氮化层308b以及一第二氧化层308c,以形成一 0N0结构。0N0层中的每一层都可通过相同或不同的制法形成，在一实施例中，0N0层都是以化学气相沉积制作工艺形成。而于一实施例中，第二导电层310可以是任何导电材料,例如是多晶娃。
[0034]如图3所示，进行一蚀刻制作工艺以各向异性地移除部分的第二导电层310以及部分的物质层308。就第二导电层310而言，在经过蚀刻制作工艺后，第二导电层310’具有一间隙壁结构且具有弧度的侧面，相对地设置在图案化掩模层306的两侧。于一实施例中，如图3所示，第二导电层310’的最顶部低于图案化掩模层306的最顶部，但高于图案化第一导电层304的最顶部。于另一实施例中，第二导电层310’的最顶部齐平于图案化掩模层306的最顶部。就物质层308而言，经过蚀刻步骤后，物质层308中仅接触基底300的部分会被移除，也就是说，环绕在第二导电层310’以及图案化掩模层306的物质层308会被保留在基底300上。
[0035]如图4所示，进行一蚀刻制作工艺以移除部分的物质层308’、部分的图案化掩模层306、部分的图案化第一导电层304、部分的图案化介电层302，直至暴露出基底300，而在基底300上形成一沟槽314。于一较佳实施例中，保留的物质层308’ ’、图案化掩模层306’、图案化第一导电层304’以及图案化介电层302’镜像地对称于沟槽314的中线。