用于形成互连的方法
【专利说明】
[0001] 相关申请的交叉引用
[0002] 本申请要求享有于2014年4月2日提交的美国临时申请第61/974332号的权益， 在此通过引用将所述申请的公开内容明确结合在本申请中。
技术领域
[0003] 本公开内容的实施方式涉及半导体晶片处理领域，且更具体而言，涉及用于制造 作为集成电路的一部分的镶嵌金属互连结构的技术，在所述集成电路中，低介电常数介电 层被用于层间电介质（inter-leveldielectric)。
【背景技术】
[0004] 集成电路是形成在半导体材料和在覆盖在半导体材料的表面上的介电材料内的 装置的互连整体。可形成在半导体内的装置包括M0S晶体管、双极晶体管、二极管和扩散电 阻器。可形成在电介质内的装置包括布线层、薄膜电阻器、电感器和电容器。装置是通过电 介质内形成的导体路径互连。通常，两个或两个以上层级（level)的布线被用作互连，所述 布线具有通过含有连接过孔（via)的介电层分隔的连续层级。在当前实践中，铜和基于无 机氧化硅的电介质通常被分别用于导体和介电材料。
[0005] 在半导体晶片上的装置制造中，通常的做法是在基板上方制造多个层级的导电金 属层。随着装置尺寸缩到深亚微米（deepsub-micron)设计规则，多个金属化层被使用以 适应更高密度。同样地，互连结构的尺寸持续缩小以适应更小尺寸。
[0006] 已使用镶嵌金属化方法来构建镶嵌金属结构，特别是当利用铜互连金属化时。在 单镶嵌方法中，过孔电介质被沉积并蚀刻，随后将所述过孔电介质以金属（阻挡层和导体） 填充并使用化学机械抛光（CMP)技术平坦化。沟槽电介质随后被沉积和图案化以允许沉积 沟槽金属化，随后再次进行平坦化。在双镶嵌集成方案中，在完整的电介质堆叠中形成过孔 和沟槽结构，随后金属被同时沉积在两个结构中。
[0007] 双镶嵌工艺通过减少形成给定金属化层级的过孔和沟槽所需的工艺步骤，在工艺 简化方面提供了优势。在金属互连形成之前，用于金属化层级布线的开口和将布线连接至 下金属化层级的底层（underlying)过孔顺序地形成。工序提供平版印刷术（lithography) 的优点且允许改进的临界尺寸控制。随后，过孔和沟槽两者可同时利用相同的金属填充步 骤被填充和被平坦化，从而减少所需处理步骤的数目。
[0008] 对于若干代技术，用于互连金属化的典型集成方法一直为双镶嵌方法，在所述双 镶嵌方法中，沟槽和过孔被镶嵌在介电膜堆叠中，由金属填充，且使用CMP平坦化以形成 镶嵌金属互连（例如，参见Zhao等人的美国专利第6, 100, 184号）。双镶嵌图案化方案 可基于首先蚀刻哪种图案被分类为"过孔优先"或"沟槽优先"。方法已经有"过孔对于沟 槽-过孔优先（trenchovervia-viafirst) " 集成（例如参见 2001 年R.H.Havemann 和J.A.Hutchby的ProceedingsoftheIEEE第89卷第5期的第586页至第601页和 其中的参考文献）和"金属硬掩模--沟槽优先"集成（例如参见2008年J.Kriz等人的 MicroelectronicEngineering(微电子工程）第85卷第10期的第2128页至第2132页和 其中的参考文献；且还参见2010年K.Hamioud等人的MicroelectronicEngineering(微 电子工程）第87卷第3期的第316页至第320页和其中的参考文献）。
[0009] 不管所选择的集成方案如何，可选择各种介电材料，所述材料由所实施的技术的 要求所驱动。此外，金属层的若干不同组合可用于建立互连结构。所述组合可包括通过 PVD、CVD或ALD技术沉积的扩散阻挡层材料，所述材料通常包括难熔金属（refractory metal)的氮化物。诸如钌、钴或锰之类的材料也可被包括在金属堆叠中。导体通常是铜， 但也可包括诸如钴、铝、锰、金、银、钛、镍之类的其他金属或上述金属的合金。使用金属帽层 (cappinglayer)来降低精细互连的电迁移同样已变得常见。这些层通常是使用无电沉积 (electrolessdeposition)或CVD沉积技术来沉积。
[0010] 因为现有方法在这些小尺寸方面变得不适当，所以需要用于图案化、蚀刻和金属 化的新的方法。根据ITRS，本公开内容设法扩展镶嵌技术以金属化16nm或更少的半间距 (half-pitch) (32nm或更少的间距）。每层使用各种硬掩模和多个平版印刷和蚀刻步骤的 双镶嵌技术正在变得日益复杂和高成本。此外，在双镶嵌集成中使用的单步金属化需要同 时发生的线填充和过孔填充。单步金属化会给金属化工艺施加负担，因为过孔处理可具有 与线处理不同的要求。将过孔形成与线形成分离的方法可简化处理同时改进工艺控制。实 现分离的一个方法是单镶嵌集成方案。然而，所述方法具有其自身的限制。特别地，线与过 孔的对准变得困难，因为线与过孔在不同层级形成。成本是所述方法的另一缺点。
[0011] 狭窄特征结构的金属化提出了一系列挑战。这些挑战当中的关键挑战是：图案 化、间隙填充和可靠性。细线宽度要求正在驱动对于新平版印刷术方法的需求，所述方法 包括双重图案化，双重图案化可提高在一个轴上的分辨率，而不提高在晶片平面的两个轴 上的分辨率。在暴露底层金属层之后执行诸如低介电常数材料的孔密封之类的步骤也变 得更加困难，从而减少了化学处理的选择。此外，在平版印刷术和蚀刻工序期间处理表面 状态（topography)同时维持精细特征结构尺寸变得日益困难。另外，实现具有导电金属 的狭窄特征结构的无空隙填充变得更加困难。然而，空隙可能具有在电应力下迁移和聚结 (coalesce)的趋势。实际上，金属互连自身的小的特征结构倾向于增加互连金属的电阻率 和电迁移。
[0012] 因此，存在对于不受上述问题限制的改进集成方案的需求。本公开内容提供构建 微电子工件的特征结构（诸如沟槽和过孔，特别是在镶嵌应用中）的可替代集成方案，所述 集成方案不会遇到与传统集成方案相关的问题。
【发明内容】
[0013] 提供本
【发明内容】
用来以简化形式介绍构思的选择，这些构思在下文【具体实施方式】 中进一步描述。本
【发明内容】
并不意在确定所要求保护的主题的关键特征结构，也不意在用 作确定所要求保护的主题的范围的辅助内容。
[0014] 根据本公开内容的一个实施方式，提供了一种在工件中形成由金属化线和过孔组 成的互连的方法。所述方法包括：（1)在工件中形成金属线，其中金属线设置在纵向间隔开 的线段中，所述线段彼此端对端地（end-to-end)间隔开；和（2)在工件中形成过孔，其中第 一形成的金属线的至少一端限制（constrain)第二形成的过孔的一个截面尺寸，或其中第 一形成的过孔的至少一端限制第二形成的金属线的一个截面尺寸。
[0015] 根据本公开内容的另一实施方式，提供了一种在工件中形成包括沟槽和过孔的互 连的方法。所述方法包括：在工件上施加介电膜堆叠；在介电膜堆叠之上施加硬掩模；在 硬掩模之上施加光刻胶；在光刻胶中图案化沟槽，所述沟槽在彼此端对端设置的纵向区段 中被图案化，所述区段在将要安置过孔的位置处彼此纵向地间隔开；用导电材料填充沟槽； 在将纵向相关的填充沟槽的端部分离的间隙中图案化过孔；蚀刻工件中的图案化的过孔； 和用导电材料填充蚀刻的过孔。
[0016] 根据本公开内容的另一实施方式，提供了一种在工件中形成包括沟槽和过孔的互 连的方法。所述方法包括：在工件上施加介电膜堆叠；在介电膜堆叠之上施加硬掩模；在硬 掩模之上施加光刻胶；在界定间隙的光刻胶中图案化过孔，所述间隙分离过孔；蚀刻工件 中的图案化的过孔；用导电材料填充蚀刻的过孔；在光刻胶中图案化沟槽，所述沟槽在分 离过孔的间隙中彼此端对端设置的纵向区段中被图案化，所述区段在过孔的位置处彼此纵 向地间隔开；蚀刻沟槽至介电膜堆叠中；和用导电材料填充沟槽。
[0017] 根据本公开内容的另一实施方式，提供了包括沟槽和过孔的半导体工件。所述工 件通过以下步骤产生：在工件上施加介电组合物（dielectriccomposition);在介电组合 物之上施加硬掩模；在硬掩模之上施加光刻胶；在光刻胶中图案化沟槽，所述沟槽在彼此 端对端设置的纵向布置的区段中被图案化，所述纵向区段在将要安置过孔的位置处彼此 间隔开；蚀刻沟槽至介电组合物中；用导电材料填充沟槽；在将纵向相关的沟槽的端部分 离的间隙中图案化过孔；蚀刻介电组合物中的图案化的过孔；和用导电材料填充蚀刻的过 孔。
[0018]根据本公开内容的另一实施方式，提供了包括沟槽和过孔的半导体工件。