半导体结构与静电放电防护电路的制作方法
【技术领域】
[0001]本发明是有关于一种半导体结构，且特别是有关于一种半导体结构及一种静电放电防护电路。
【背景技术】
[0002]半导体装置被使用于许多产品之中，例如MP3播放器、数码相机、计算机等等的元件中。随着应用的增加，对于半导体装置的需求也趋向较小的尺寸、较大的电路密度。在近几十年间，半导体业界持续缩小半导体装置的尺寸，并同时改善速率、效能、密度及集成电路的单位成本。
[0003]近年节省能源IC为半导体装置发展重点之一，能源管理IC常用LDMOS或EDMOS作为开关。举例来说，为了提高半导体装置例如横向双扩散金属氧化物半导体(LDMOS)或延伸漏极金属氧化物半导体(EDMOS)的崩溃电压(breakdown voltage ;BVdss), —种方法是降低漏极区的掺杂浓度或增加漂移长度。
[0004]静电放电(ESD)是不同物体与静电电荷累积之间静电电荷转移的现象。ESD发生的时间非常的短暂，只在几个纳米秒的程度之内。ESD事件中产生非常高的电流，且电流值通常系几安培。因此，一旦ESD产生的电流流过半导体装置，半导体装置通常会由于高能量的密度而被损坏。故当通过机械、人体在半导体装置中产生静电电荷时，ESD防护装置必须提供放电路径以避免半导体装置受到损坏。
【发明内容】
[0005]根据一实施例，公开一种半导体结构，包括一装置结构，包括一第一阱区、一第二阱区、一源极、一漏极、一延伸掺杂区、与一栅极。第二阱区具有相反于第一阱区的导电型。漏极具有与源极相同的导电型。源极与漏极分别形成在第一阱区与第二阱区中。延伸掺杂区邻接漏区并延伸至漏极的下方，且具有与漏极相同的导电型。栅极配置在第一阱区上。
[0006]根据另一实施例，公开一种静电放电防护电路，包括一第一金属氧化物半导体装置与一第二金属氧化物半导体装置。第一金属氧化物半导体装置与第二金属氧化物半导体装置各包括一源极、一漏极、一有源基体与一栅极。栅极配置于源极与漏极之间的有源基体上。一较高电压端耦接至第一金属氧化物半导体装置与第二金属氧化物半导体装置的漏极。一较低电压端耦接至第一金属氧化物半导体装置的源极与栅极。第一金属氧化物半导体装置的有源基体耦接至第二金属氧化物半导体装置的源极。
[0007]根据又另一实施例，公开一种半导体结构，包括一第一装置结构与一第二装置结构。第一装置结构与一第二装置结构各包括一第一阱区及/或一第二阱区、一源极、一漏极、与一栅极。源极与漏极的导电型相同于第二阱区，并相反于第一阱区。栅极配置在源极与漏极之间的第一阱区上。第一装置结构的源极、第二装置结构的源极与漏极配置在共享的第一阱区中。
[0008]为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下:
【附图说明】
[0009]图1绘示根据一实施例的半导体结构的剖面示意图。
[0010]图2绘示根据一实施例的半导体结构的上视图。
[0011]图3绘示根据一实施例的静电放电防护电路。
[0012]图4绘示根据一实施例的半导体结构的剖面示意图。
[0013]图5绘示根据一实施例的半导体结构的剖面示意图。
[0014]图6绘示根据一实施例的半导体结构的剖面示意图。
[0015]图7绘示根据一实施例的静电放电防护电路
[0016]图8绘示根据一实施例的半导体结构的剖面示意图。
[0017]【符号说明】
[0018]102:第一装置结构
[0019]104:第一阱区
[0020]106:第二阱区
[0021]108:源极
[0022]110:漏极
[0023]112:栅极
[0024]114:延伸掺杂区
[0025]116:掺杂接触
[0026]118:半导体基底
[0027]120:栅介电质
[0028]122:栅电极
[0029]124:较薄介电部分
[0030]126:较厚介电部分
[0031]128:第二装置结构
[0032]130:源极
[0033]132:漏极
[0034]134:栅极
[0035]136:掺杂接触
[0036]138:栅介电质
[0037]140:栅电极
[0038]142:导电接触
[0039]144:隔离结构
[0040]146:电阻
[0041]148:电容
[0042]150、156:介电层
[0043]152、154:导电膜
[0044]158:较高电压端
[0045]160:较低电压端
[0046]162:有源基体
[0047]164、166:电极
[0048]168、768:节点
[0049]170:有源基体
[0050]172:节点
[0051]174:导电元件
[0052]676: 二极管
[0053]678:掺杂阱
[0054]680、682:掺杂接触
[0055]784、788:电极
[0056]890:埋掺杂层
【具体实施方式】
[0057]图1绘示根据一实施例的半导体结构的剖面示意图。图2绘示根据一实施例的半导体结构的上视图。
[0058]同时参照图1与图2，第一装置结构102可包括第一阱区104、第二阱区106、源极108、漏极110、栅极112、延伸掺杂区114与掺杂接触116。第二阱区106可形成在导电型相反的半导体基底118上。第一阱区104可利用掺杂工艺形成在导电型相反的第二阱区106中。具有相同导电型的源极108与漏极110分别形成在第一阱区104与第二阱区106中。
[0059]栅极112形成在源极108与漏极110之间的第一阱区104与第二阱区106上。一实施例中，栅极112包括栅介电质120与形成在栅介电质120上的栅电极122。栅介电质120包括邻近源极108的较薄介电部分124，与邻近漏极110的较厚介电部分126。举例来说，较薄介电部分124可以沉积、热成长、或其他合适的方式形成。较厚介电部分126并不限于场氧化技术(FOX)形成的结构，也可为浅沟道隔离(S TI)，或以及他的方式形成。其他实施例中，栅介电质120可任意的选用薄的、厚的、或部分厚的介电材料例如氧化物等。
[0060]与漏极110导电型相同的延伸掺杂区114可以掺杂的方式形成邻接于漏极110并延伸至漏极I1的下方。一实施例中，延伸掺杂区114的下表面是位于栅介电质120的较厚介电部分126的下表面下方。掺杂接触116形成在第一阱区104中，并具有与第一阱区104相同的导电型。
[0061]第二装置结构128可包括第一阱区104、源极130、漏极132、栅极134与掺杂接触136。形成在第一阱区104中的源极130与漏极132具有相反于第一阱区104的导电型。栅极134形成在源极130与漏极132之间的第一阱区104上。栅极134包括栅介电质138与形成在栅介电质138上的栅电极140。栅介电质138并不限于薄的介电材料，亦可使用厚的介电材料，例如氧化物等。掺杂接触136形成在第一阱区104中，并具有与第一阱区104相同的导电型。掺杂接触136与源极130上可具有共享的导电接触142。
[0062]如图1与图2所示，第一装置结构102的源极108、第二装置结构128的源极130与漏极132配置在共享的第一阱区104中。隔离结构144可用以分开第一装置结构102与第二装置结构128。隔离结构144并不限于场氧化技术(FOX)形成的结构，也可为浅沟道隔离(s TI)，或以及他的方式形成。半导体结构更包括电阻146与电容148。举例来说，电阻146可包括多晶娃、或其他合适的材料,并可配置在介电层150上。电容148可为导电膜152、154之间夹设介电层156的结构，例如多晶硅-绝缘体-多晶硅电容(PIP capacitor)。电容148耦接至电阻146与第二装置结构128的栅极134。第二装置结构128的源极130耦接至掺杂接触116与掺杂接触136。
[0063]一实施例中，第一装置结构102为延伸漏极金属氧化物半导体(EDMOS)装置，第二装置结构128为低压(LV)的金属氧化物半导体装置，用作静电放电防护装置。举例来说，在第一装置结构102与第二装置结构128皆为N型MOS装置的例子中，较高电压端(highpin) 158耦接至电容148、第一装置结构102的漏极110、及第二装置结构128的漏极132，较低电压端(low pin) 160耦接至电阻146、及第一装置