具有改进的沟槽保护的基于沟槽的器件的制作方法
【技术领域】
[0001]本发明整体涉及基于沟槽的半导体器件，并且更具体地讲，涉及一种其中沟槽附近的高电场所致的应力被降低的基于沟槽的半导体器件。
【背景技术】
[0002]按常规方式，肖特基二极管包括通常由单晶硅制成的重掺杂半导体衬底。第二层覆盖所述衬底。所述第二层，称为漂移区，用杂质较轻地掺杂，所述杂质具有与衬底相同导电类型的载体。金属层或金属硅化物层形成与轻掺杂漂移区的肖特基接触，并形成二极管阳极。
[0003]在形成单极部件诸如肖特基二极管时，产生两个相反的约束。具体地讲，部件应在具有高击穿电压的同时呈现最低的可能导通状态电阻(Ron)。使导通状态电阻最小化会使较少掺杂的层的厚度最小化并且使这个层的掺杂最大化。相反地，为获得高反向击穿电压，必须使较少掺杂层的掺杂最小化并且使其厚度最大化，同时避免形成其中等位面强烈弯曲的区域。
[0004]已经提供了各种解决方案来调和这些相反的约束，导致开发了沟槽MOS电容肖特基二极管结构，其被称为沟槽MOS势皇肖特基(TMBS) 二极管。在此类器件的例子中，在用杂质较轻地掺杂的厚漂移层的上部形成沟槽区，所述杂质具有与下方衬底相同的导电类型。沟槽区填充有MOS结构。将阳极金属层蒸镀以覆盖整个表面并形成与下方漂移区的肖特基接触。
[0005]在被反向偏压时，绝缘导电区域使电荷的横向耗尽进入漂移区，这就修改了这个层中的等位面分布。这使得增加漂移区掺杂，并因此在不对反向击穿电压产生不利影响的同时减小导通状态电阻。然而，即使在这些器件中，漂移区中的电场分布依然很不理想。
【发明内容】
[0006]根据本发明的一个方面，半导体器件包括具有第一导电类型的半导体衬底。在衬底上形成具有第一导电类型的第一层并且第一层比衬底更轻地掺杂。在第一层中形成至少一个沟槽。电介质层对沟槽的底表面和侧壁加衬。导电材料填充沟槽。在第一层中形成具有第二导电类型的轻掺杂区。轻掺杂区设置在沟槽的底表面下方。在第一层和导电材料上方设置金属层。在金属层上方形成第一电极并且在衬底的背面上形成第二电极。
[0007]根据本发明的另一方面，提供了一种用于制作半导体器件的方法。该方法包括提供具有第一导电类型的半导体衬底。在衬底上形成的第一层，所述第一层具有第一导电类型并且比衬底更轻地掺杂。在第一层中形成至少一个沟槽。用电介质层对沟槽的底表面和侧壁加衬。从沟槽的底表面回蚀电介质层。将第二导电类型的掺杂剂穿过沟槽的底表面注入到第一层中。沟槽填充有导电材料。在第一层和导电材料上方形成金属层。在金属层上方形成第一电极，并且在衬底的背面上形成第二电极。
【附图说明】
[0008]图1示出了沟槽MOS势皇肖特基(TMBS) 二极管的一个例子。
[0009]图2示出了图1所示的TMBS 二极管的一个可供选择的实施例。
[0010]图3-图8示出了可用于形成图1的TMBS肖特基二极管的一系列工艺步骤的一个例子。
【具体实施方式】
[0011]基于沟槽的半导体器件，诸如沟槽MOS器件(例如，沟槽MOS势皇肖特基整流器、串联PiN肖特基整流器)，可经受沟槽底部附近的大电场。如下所详述，可通过在具有极性与漂移区极性相反的掺杂剂的沟槽下方结合轻掺杂区，来降低这些电场。即，如果采用η漂移区，则沟槽下方的轻掺杂区将用P型掺杂剂来掺杂。通过以此方式降低电场，可增加器件的击穿电压。此外，通过减轻可由大电场所致的应力(其可导致诸如氧化物劣化等问题)，还可增强器件的稳健性以及因此增强其长期可靠性。
[0012]仅出于示例的目的并且不作为对本文所公开的主题的限制，将在TMBS 二极管的背景下展示在沟槽底部附近降低电场的方式。更一般地说，如上所述，这些技术可用于降低各种不同的基于沟槽的半导体器件中的电场。
[0013]图1示出了沟槽MOS势皇肖特基(TMBS)整流器或二极管100的一个例子。如图所示，二极管100包括高掺杂的衬底101，该衬底用第一导电类型(例如，η+型)的掺杂剂来进行重掺杂。在衬底101上形成外延漂移层102，该外延漂移层用第一导电类型(例如，η-型)的掺杂剂来进行更轻的掺杂。在外延漂移层102上形成例如可为沟槽形的一个或多个开口。为了简便起见，图1中仅示出单个开口。用第二导电类型(例如，P-型)的掺杂剂掺杂的电场降低区120围绕开口的底部。具体地讲，电场降低区120从开口的底部延伸，包围开口的底部拐角并接触与开口的底部相邻的侧壁的部分。
[0014]在开口中形成由例如金属或掺杂多晶硅制成的导电区域103。在每个导电区域103与对应开口(例如，沟槽)的壁之间插入绝缘层104。可通过例如热氧化来形成绝缘层104，并且可通过保形沉积并继而通过平坦化步骤来用多晶硅填充开口。在填充开口之后，可沉积金属(例如，镍)，该金属能够在外延层102上方以及在开口中的多晶硅填充区域上方形成硅化物层115。一旦已经形成硅化物，便可通过选择性蚀刻来移除尚未与半导体材料反应的金属。此后，在娃化物层115上的上表面侧上形成阳极金属107，并在衬底101的下表面侧上形成阴极金属108。
[0015]提供围绕沟槽底部(包括沟槽拐角)的电场降低区120降低了沟槽底部附近(具体地讲，沟槽拐角附近)的电场。因为电场降低区120降低了原本将在该区域中出现的电场集边，因此实现了这种降低。
[0016]图2示出了与图1所示的实施例类似的TMBS 二极管200的一个可供选择的实施例，不同的是在与开口相邻的漂移区102中形成用第二导电类型(例如，P-型)的掺杂剂掺杂的所谓的透明层112。在图1和图2中，类似的元件由类似的附图标记指示。透明层112位于硅化物层115下方并与其接触。透明层112在其表面处形成与金属化层的肖特基接触，并且还在与漂移区102的界面处形成低注入效率结。与图1所示的器件不同，该器件具有混合的双极和单极导电，所述混合的双极和单极导电分别通过P-透明层/n-漂移层注入和肖特基势皇来控制。
[0017]图2所示的TMBS 二极管200有利地提供了接近于肖特基整流器的相对快的开关速度，并同时保持了比肖特基整流器更高的电流容量以及低得多的导通状态损耗。这些优点的原因在于，透明层112将少数载流子(空穴)注入到漂移区中，并允许形成等离子体(准中性平衡的过量的电子和空穴，浓度高于掺杂水平)。然而，等离子体注入受到肖特基接触的限制并且进一步受到透明层112的“透明度”的控制。通过使透明层112更轻地掺杂(低于与上方的金属层形成欧姆接触所需的掺杂剂水平)，透明度增加，从而允许更大部分的电子电流穿过透明层并到达阳极触点。这就引起在导通状态形成更少的等离子体并且因此得到更快的反向恢复响应。通过增加透明层中的掺杂，但同时仍保持肖特基接触(换句话讲，抑制欧姆接触所特有的显著隧穿)，等离子体水平可增加以在导通状态性能方面进一步提高，但要以增加的开关损耗为代价。与如上所述的透明层的使用有关的另外的细节可见于美国申请序列号[案卷号GS242]。
[0018]可用于形成图1的TMBS 二极管的方法的一个例子将参照图3-图8加以描述。
[0019]图3为半导体结构的剖视图，该半导体结构包括具有形成在基础衬底201上的第一导电类型(例如，η-型)的掺杂剂的第一外延层202，该基础衬底用第一导电类型(例如，η+型)的掺杂剂更重地掺杂。通过化学气相沉积(CVD)在第一衬底100Α上将氧化物层205形成例如至大约2000-10，000埃的厚度。接下来，在氧化物层205上涂覆光致抗蚀剂(未示出)以限定多个沟槽210。沟槽210通过台面215彼此间隔开。在一个例子中，每个沟槽210在宽度上为大约0.2-2.0微米。应当注意的是，沟槽底部可具有各种构形，包括例如V形、圆u形及正方形构形。此外，沟槽侧壁可为基本上垂直或锥形的。
[0020]参照图4，执行高温氧化工艺以形成栅极氧化物层225。在一些例子中，栅极氧化物层225具有介于约150埃与3000埃之间的厚度。代替氧化工艺，可通过高温沉积形成HTO (高温氧化物沉积)层的方式来形成栅极氧化物层225。
[0021]如图5所示，使用例如干法蚀刻技术等来回蚀栅极氧化物层225，以移除栅极氧化物225的对沟槽210的底部加衬的部分以及覆盖氧化物层205的部分。然后可使用栅极氧化物225作为掩膜，通过离子注入穿过沟槽210的底部形成电场降低区230。通过控制栅极氧化物