半导体堆叠封装的制作方法
【专利说明】半导体堆叠封装
[0001]相关申请的交叉引用
[0002]本申请案主张2014年4月18日于韩国知识产权局所提交的韩国申请案第10-2014-0046368号的优先权，其通过引用将其整体并入本文中。
技术领域
[0003]各种实施例一般涉及半导体技术，更具体地说，涉及一种半导体堆叠封装。
【背景技术】
[0004]因为与小型化和提高容量相关的需求，正在不断开发用于半导体集成装置的封装技术。最近，用于半导体堆叠封装的各种技术是受到追捧的，其中半导体堆叠封装一般能够满足小型化、提高容量以及更高的安装效率的需求。
[0005]在半导体产业中提到的术语“堆叠”可以指垂直堆放或者一起排列至少两个半导体芯片或封装的技术。在内存装置的情况下，藉由使用堆叠技术，其优点为提供可以尽可能实现内存容量比通过半导体集成工艺可获得的容量还大并且也可以提高安装区利用效率的一种产品。一般而言，在半导体堆叠封装中，半导体芯片与基板之间的信号传输可以通过接合线来实现。
【发明内容】
[0006]在一实施例中，半导体堆叠封装可以包括形成有多个親合衬垫的基板，及堆叠在所述基板上的多个半导体芯片。半导体堆叠封装也可以包括设置在每个半导体芯片上并且通过接合衬垫的介质与耦合衬垫电连接的第一电路单元。半导体堆叠封装可以包括设置在每个半导体芯片上且与耦合衬垫电断接的第二电路单元。半导体堆叠封装可以包括设置在每个半导体芯片上并且对应于第二电路单元的连接衬垫、在第二电路单元和连接衬垫之间连接的阻挡电路以及电连接接合衬垫和耦合衬垫的接合线。
[0007]其中所述阻挡电路包括熔线，其在所述第二电路单元和所述连接衬垫之间电连接。
[0008]其中所述阻挡电路包括输入缓冲器，所述输入缓冲器在所述第二电路单元与所述连接衬垫之间连接并且配置为响应于假衬垫使能信号而电断接所述第二电路单元和所述连接衬垫。
[0009]其中所述输入缓冲器包括:第一反相器，其配置成反相输入使能条信号，并且产生输入使能信号；第一 NAND门，其配置成NAND所述输入使能信号和所述假衬垫使能信号，并且产生输入缓冲器使能控制条信号；第二反相器，其配置成反相所述输入缓冲器使能控制条信号，并且产生输入缓冲器使能控制信号；第一 PMOS晶体管，其具有电连接到电源供应电压的一个端部以及配置成用于接收所述输入缓冲器使能控制条信号的栅极；第二 PMOS晶体管，其具有电连接到所述第一 PMOS晶体管的另一端部的一个端部和电连接到所述连接衬垫的栅极；第一 NMOS晶体管，其具有电连接到所述第二 PMOS晶体管的另一端部的一个端部、电连接于接地电压的另一端部以及电连接到所述连接衬垫的栅极；第二 NMOS晶体管，其具有电连接到所述第二 PMOS晶体管的另一端部的一个端部、电连接到接地电压的另一端部以及配置成用于接收所述输入缓冲器使能控制条信号的栅极；第三PMOS晶体管，其具有电连接到所述电源供应电压的一个端部、电连接到所述第二电路单元的另一端部以及连接到所述第二 NMOS晶体管的所述一个端部的栅极；以及第三NMOS晶体管，其具有电连接到所述第二电路单元的一个端部、电连接到所述接地电压的另一端部以及电连接到所述第二 NMOS晶体管的所述一个端部的栅极。
[0010]其中所述阻挡电路包括输出缓冲器，其在所述第二电路单元与所述连接衬垫之间连接，并且配置为响应于假衬垫使能信号而电断接所述第二电路单元和所述连接衬垫。
[0011]其中所述输出缓冲器包括:第三反相器，其配置成反相输出使能条信号，并且产生输出使能信号；第二 NAND门，其配置成NAND所述输出使能信号和所述假衬垫使能信号，并且产生输出缓冲器使能控制条信号；第四反相器，其配置成反相所述输出缓冲器使能控制条信号，并且产生输出缓冲器使能控制信号；第四PMOS晶体管，其具有电连接到电源供应电压的一个端部以及配置成用于接收所述输出缓冲器使能控制条信号的栅极；第五PMOS晶体管，其具有电连接到所述第四PMOS晶体管的另一端部的一个端部以及电连接到所述第二电路单元的栅极；第四NMOS晶体管，其具有电连接到所述第五PMOS晶体管的另一端部的一个端部以及电连接到所述第二电路单元的栅极；第五NMOS晶体管，其具有电连接到所述第四NMOS晶体管的另一端部的一个端部、连接到接地电压的另一端部以及配置成用于接收所述输出缓冲器使能控制信号的栅极；第六PMOS晶体管，其具有电连接到所述电源供应电压的一个端部、电连接到所述第五PMOS晶体管的另一端部的另一端部以及配置成用于接收所述输出缓冲器使能控制信号的栅极；第七PMOS晶体管，其具有电连接到所述电源供应电压的一个端部、通过第一电阻器而电连接到所述连接衬垫的另一端部以及电连接到所述第六PMOS晶体管的另一端部的栅极；第八PMOS晶体管，其具有电连接到所述电源供应电压的一个端部以及配置成用于接收所述输出缓冲器使能控制条信号的栅极；第九PMOS晶体管，其具有电连接到所述第八PMOS晶体管的另一端部的一个端部以及电连接到所述第二电路单元的栅极；第六NMOS晶体管，其具有电连接至所述第九PMOS晶体管的另一端部的一个端部以及电连接到所述第二电路单元的栅极；第七NMOS晶体管，其具有电连接到所述第六NMOS晶体管的另一端部的一个端部、电连接到所述接地电压的另一端部以及配置成用于接收所述输出缓冲器使能控制信号的栅极；第八NMOS晶体管，其具有电连接至所述第九PMOS晶体管的另一端部的一个端部、电连接到所述接地电压的另一端部以及配置成用于接收所述输出缓冲器使能控制条信号的栅极；以及第九NMOS晶体管，其具有通过第二电阻而电连接到所述连接衬垫的一个端部、电连接至所述接地电压的另一端部以及电连接到所述第八NMOS晶体管的所述一个端部的栅极。
[0012]其中所述阻挡电路包括传输门，其在所述第二电路单元和所述连接衬垫之间连接，并且配置成响应于假衬垫使能信号而电断接所述第二电路单元和所述连接衬垫。
[0013]其中所述传输门包括:第十NMOS晶体管，其在所述第二电路单元和所述连接衬垫之间电连接，并且具有配置为接收所述假衬垫使能信号的栅极；第五反相器，其配置成反相所述假衬垫使能信号，并且产生假衬垫使能条信号；以及第十PMOS晶体管，其在所述第二电路单元和所述连接衬垫之间电连接，并且具有配置为接收所述假衬垫使能条信号的栅极。
[0014]其中所述半导体芯片中的每一个进一步包括第三接合衬垫，其与所述阻挡电路电连接并且配置成用于提供假衬垫使能信号到所述阻挡电路。
[0015]该半导体堆叠封装进一步包括:第三接合线，其配置成电连接所述半导体芯片中的每一个的所述第三接合衬垫和所述基板的所述耦合衬垫，以提供所述假衬垫使能信号到所述第三接合衬垫。
[0016]其中所述电路单元包括根据要应用的封装或应用的种类而包含在所述第一电路单元或所述第二电路单元中的至少一个可选的电路单元。
[0017]其中所述第一电路单元包括至少一个用于存储数据的数据存储电路单元。
[0018]其中所述第一电路单元包括至少一个用于处理数据的数据处理电路单元。
[0019]其中所述第二电路单元包括配置成用于确定所述半导体芯片是否运作的至少一个测试逻辑电路单元。
[0020]其中所述可选的电路单元包括不能够同时使用的互斥可选的电路单元。
[0021]其中所述半导体芯片中的每一个进一步包括:假衬垫使能信号产生单元，其电连接到对应于所述互斥可选的电路单元的接合衬垫，并且被配置成用于响应于同时提供至对应于所述互斥可选的电路单元的所述接合衬垫的使能信号而产生假衬垫使能信号；以及禁能信号提供单元，其在所述互斥可选的电路单元和对应于所述互斥可选的电路单元的所述接合衬垫之间分别电连接，并且配置为响应于所述假衬垫使能信号而提供禁能信号到所述互斥可选的电路单元。
[0022]该半导体堆叠封装进一步包括:第四接合线，其配置成电连接对应于所述互斥可选的电路单元的所述接合衬垫和所述基板的所述耦合衬垫，以提供所述使能信号至对应于所述互斥可选的电路单元的所述接合衬垫。
[0023]其中所述假衬垫使能信号产生单元包括:第三NAND门，其配置成NAND通过对应于所述互斥可选的电路单元的所述接合衬垫所输入的信号，并且产生所述假衬垫使能信号；以及第五反相器，其配置为反相所述假衬垫使能信号并且产生假衬垫使能条信号。
[0024]其中所述禁能信号提供单元中的每一个包括:第四NAND门，其配置成NAND通过与所述第四NAND门电连接的所述接合衬垫所输入的信号及所述假衬垫使能信号；以及第六反相器，其配置为反相所述第四NAND门的输出信号、产生所述禁能信号以及输出所述禁能信号到所述互斥可选的电路单元。
[0025]其中，所述禁能信号提供单元中的每一个进一步包括:输入缓冲器，其配置成用于缓冲通过与所述输入缓冲器电连接的所述接合衬垫所输入的信号；以及延迟电路，其配置成延迟从所述输入缓冲器所输出的信号，并且提供结果信号给所述第三NAND门的输入侧。
【附图说明】
[0026]图1是说明根据一个实施例的半导体堆叠封装的表示的立体图。
[0027]图2是沿着图1的线Ι-Γ所截取的截面表示。
[0028]图3是概要说明图1所不的半导体芯片的范例的表不图。
[0029]图4是说明图3所示的阻挡电路的范例的电路图的表示。
[0030]图5是说明图3所示的阻挡电路的范例的电路图的表示。
[0031]图6A是说明图3所示的阻挡电路的范例的电路图的表示。
[0032]图6B是与图6A所示的电路图相关联的信号的操作波形图的表示。
[0033]图7A是说明图3所示的阻挡电路的范例的电路图的表示。
[0034]图7B是与图7A所示的电路图相关联的信号的操作波形图的表示。
[0035]图8是说明图3所示的阻挡电路的范例的电路图的表示。
[0036]图9是说明图1所不的半导体芯片的范例的表不的视图。
[0037]图10是说明根据一个实施例的半导体堆叠封装的表示的立体图。
[0038]图11是概要说明图10所示的半导体芯片的范例的表示的图。
[0039]图12是概要说明图11所示的阻挡电路的范例的电路图的表示。
[0040]图13是说明根据一个实施例的半导体堆叠封装的表示的立体图。
[0041]图14是概要说明图13所示的半导体芯片的范例的表示的视图。
[0042]图15A是说明图14所示的假(drniimy)衬垫使能信号产生单元的范例的表示的电路图。
[0043]图15B是说明图14所示的禁能信号产生单元的范例的表示的电路图。
[0044]图15C是与图15A和15B所示的电路图相关联的信号的表示的操作波形图。
[0045]图16是说明根据一个实施例的半导体堆叠封装的表示的立体图。
[0046]图17是说明应用根据本实施例的半导体堆叠封装的电子系统的表示的方块图。
[0047]图18是说明包括根据本实施例的