半导体封装件及其制造方法
【专利说明】半导体封装件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求于2014年4月24日提交的韩国申请号10_2014_49556的优先权，该申请全文以引用方式并入本文，像完全阐述一样。
技术领域
[0003]实施方式涉及半导体器件，更特别地，涉及半导体封装件及其制造方法。
【背景技术】
[0004]电子器件的大小正在减小并且性能正在提高。对便携式移动产品的需求正在上升。因此，对超小且大容量半导体存储器的需求也正在上升。在一些情形下，可通过将多个半导体芯片安装在单个半导体封装件内之后组装半导体封装件来增大半导体存储器器件的存储容量。这涉及改变封装方法以增大半导体存储器器件的存储容量。
[0005]用于形成多芯片封装件的机制的一个示例可涉及将多个半导体芯片安装在水平方向上并且将多个半导体芯片安装在垂直方向上。在另一个示例中，堆叠型多芯片封装件可包括堆叠在垂直方向上的多个半导体芯片。堆叠型多芯片封装件可允许在有限空间内相对增大密度。可在堆叠型多芯片封装件中使用穿透硅通孔(TSV)。这些TSV被形成为穿过多个芯片，以物理地电连接半导体芯片。
[0006]随着半导体器件的使用扩展到移动装置，引入系统级封装(SIP)。SIP包括多种不同类型的半导体器件，这些半导体器件垂直堆叠并且通过TSV电连接以形成单个封装件。不同于许多单芯片封装件，在SIP中，多个半导体芯片在垂直方向上堆叠。相同类型的半导体芯片可堆叠以增大相对存储密度，或者不同类型的半导体芯片可被布置用于制造具有相对复杂功能的封装件。
【发明内容】
[0007]在一实施方式中，一种半导体封装件可包括:中介层(interposer);设置在所述中介层的第一表面上的第一半导体芯片和设置成与所述第一半导体芯片相距预定距离的至少一个第二半导体芯片；模制部分，其填充所述第一半导体芯片和所述至少一个第二半导体芯片之间的间隔并且在其内形成有沟槽孔；热膨胀缓冲图案，其填充所述沟槽孔。
[0008]所述热膨胀缓冲图案由从由包括苯并环丁烯BCB和聚酰亚胺的聚合物材料或者一种或多种聚合物材料的混合物组成的组中选择的材料形成。
[0009]所述半导体封装件被包括在电子系统中，所述电子系统还包括:存储器；控制器，其通过总线连接到所述存储器，其中，所述存储器或所述控制器包括所述封装件。
[0010]所述半导体封装件被包括在存储卡中，所述存储卡还包括:存储器；控制器，其通过总线连接到所述存储器，其中，所述存储器或所述控制器包括所述封装件。
[0011]在一实施方式中，一种半导体封装件可包括:中介层；设置在所述中介层的第一表面上的第一半导体芯片和设置成与所述第一半导体芯片相距预定距离的多个第二半导体芯片；模制部分，其填充所述第一半导体芯片和所述多个第二半导体芯片之间的间隔并且具有被设置成与所述中介层的外部基本上齐平的外部；多个沟槽孔，其形成在所述模制部分中。
[0012]所述第一半导体芯片包括芯片上系统S0C，所述第二半导体芯片包括存储器半导体芯片。
[0013]所述第一半导体芯片大致设置在所述中介层的中心，所述第二半导体芯片设置在所述第一半导体芯片的任一侧方向上并且彼此面对。
[0014]所述中介层包括娃，所述模制部分包括EMC。
[0015]所述沟槽孔被形成为暴露所述中介层的表面。
[0016]所述沟槽孔从所述中介层的所述第一表面延伸预定深度到所述中介层中。
[0017]所述半导体封装件被包括在电子系统中，所述电子系统还包括:存储器；控制器，其通过总线连接到所述存储器，其中，所述存储器或所述控制器包括所述封装件。
[0018]所述半导体封装件被包括在存储卡中，所述存储卡还包括:存储器；控制器，其通过总线连接到所述存储器，其中，所述存储器或所述控制器包括所述封装件。
【附图说明】
[0019]图1A是中介层上的多个半导体芯片的布置的实施方式的剖视图的框图表现；
[0020]图1B是中介层上的多个半导体芯片的布置的实施方式的框图表现；
[0021]图2A是覆盖布置在中介层上的多个半导体芯片的模制部分的实施方式的剖视图的框图表现；
[0022]图2B是覆盖布置在中介层上的多个半导体芯片的模制部分的实施方式的框图表现；
[0023]图3A是在覆盖布置在中介层上的多个半导体芯片的模制部分中形成的沟槽的实施方式的剖视图的框图表现；
[0024]图3B是在覆盖布置在中介层上的多个半导体芯片的模制部分中形成的沟槽的实施方式的框图表现；
[0025]图4是热膨胀缓冲层的实施方式的剖视图的框图表现，热膨胀缓冲层被形成为填充在覆盖布置在中介层上的多个半导体芯片的模制部分中形成的沟槽孔；
[0026]图5A是被形成为填充在模制部分中形成的沟槽孔的热膨胀缓冲图案的实施方式的剖视图的框图表现；
[0027]图5B是被形成为填充在模制部分中形成的沟槽孔的热膨胀缓冲图案的实施方式的框图表现；
[0028]图6A是覆盖布置在中介层上的多个半导体芯片的模制部分的实施方式的剖视图的框图表现；
[0029]图6B是覆盖布置在中介层上的多个半导体芯片的模制部分的实施方式的框图表现；
[0030]图7是在覆盖布置在中介层上的多个半导体芯片的模制部分中形成的沟槽的实施方式的剖视图的框图表现；
[0031]图8是被形成为填充在模制部分中形成的沟槽孔的热膨胀缓冲图案的实施方式的剖视图的框图表现；
[0032]图9是被形成为填充在模制部分中形成的沟槽孔的热膨胀缓冲图案的实施方式的剖视图的框图表现；
[0033]图10是中介层上的多个半导体芯片的布置的实施方式的剖视图的框图表现；
[0034]图11是覆盖布置在中介层上的多个半导体芯片的模制部分的实施方式的剖视图的框图表现；
[0035]图12是在覆盖布置在中介层上的多个半导体芯片的模制部分中形成的沟槽的实施方式的剖视图的框图表现；
[0036]图13是覆盖布置在中介层上的多个半导体芯片的模制部分的实施方式的剖视图的框图表现；
[0037]图14是在覆盖布置在中介层上的多个半导体芯片的模制部分中形成的沟槽的实施方式的剖视图的框图表现；
[0038]图15是示出根据实施方式的包括封装件的电子系统的框图；
[0039]图16是示出根据实施方式的包括封装件的另一电子系统的框图。
【具体实施方式】
[0040]将参照附图描述各种实施方式。应该注意，附图不是成比例精确的，为了方便起见，线的粗细或组件的大小可被夸大。参照图1A和图1B，多个半导体芯片110、120a、120b、120c、120d、130布置在中介层100上。图1A是沿着图1B的Ι-Γ线截取的剖视图。
[0041]中介层100可由包括硅(Si)的半导体材料形成。中介层100包括第一表面10a和在第一表面10a的相反侧的第二表面100b。多个半导体芯片110、120a、120b、120c、120d、130布置在中介层100的第一表面10a上。
[0042]第一半导体芯片110和一个或多个第二半导体芯片120a