等离子体氮化的制作方法
【技术领域】
[0001] 本发明的实施方式大体是涉及半导体处理，且更具体地涉及形成含氮层的方法。
【背景技术】
[0002] 诸如动态随机存取存储器（DRAM)、逻辑装置和类似的半导体装置的缩放 (scaling)可能受限于栅极漏电流（Jg)。例如，当缩放栅极介电层的厚度时，沟道与晶体管 装置的栅极之间可能造成漏电，导致装置失效。将氮并入栅极介电层，可减少栅极漏电流。 例如，32nm节点处的栅极介电层可包括氮氧化硅（SiON)，其中氮的存在减少装置中的栅极 漏电流。
[0003] 通常，利用等离子体氮化工艺将氮并入栅极介电层，等离子体氮化工艺可减少栅 极漏电流，但会牺牲其它期望的特性，例如平带电压（Vfb)、阈值电压（Vt)和迀移率。例如， 增加栅极介电层中的氮含量可能不当地提高Vt和过度降低迀移率。另外，在典型处理条件 下，氧会从栅极介电层扩散，从而进一步降低装置性能，例如使栅极介电层的介电性能劣化 所致。
[0004] 另外，氮化半导体晶片上的介电层以用于半导体结构涉及利用等离子体氮化 或热氮化，将氮添加至平面半导体结构。然而，使用诸如FinFET装置或类似者的3维 ("3D"）半导体结构需使氮化层在3D半导体结构周围缠绕（wrap)，且并入3D半导体结 构的顶表面上的氮量实质等于并入3D半导体结构的侧壁下方的氮量，在此被称作共形性 (conformality)。共形性被计算成氮随着3D半导体结构的侧壁下方的深度下降的百分比。
[0005] 形成氮化层的一种方法为使用氨（NH3)进行热氮化。虽然使用氨（NH3)进行热氮 化提供了适当的共形性，但此工艺无法在介电层的顶表面提供所需的氮分布。形成氮化层 的另一种方法为使用由氮气（N2)形成的离子进行感应耦合等离子体氮化。虽然这种方法 可在介电膜中提供所需的氮分布，但所得共形性并不适当。尽管另一种远程等离子体氮化 方法可提供适当的共形性，但此工艺需要超过约600摄氏度至约1000摄氏度的温度，导致 栅极堆叠中的氧化层的过度和不当增厚。
[0006] 因此，本发明人提供了形成具有改善的共形性的含氮层的方法。
【发明内容】
[0007] 本文提供形成含氮层的方法和设备。在一些实施方式中，方法包括把基板放到处 理腔室的基板支撑件上，基板具有设置在上面的第一层；将基板加热至第一温度；和使第 一层暴露于RF等离子体，RF等离子体由包括氨（NH3)的工艺气体所形成，以将第一层转化 成含氮层，其中等离子体具有小于约8eV的离子能量。
[0008] 在一些实施方式中，形成含氮层的方法包括把基板放到处理腔室的基板支撑件 上，基板具有设置在上面的第一层，其中第一层是3维结构；将基板加热至约250摄氏度至 约500摄氏度的第一温度；和使第一层暴露于RF等离子体，RF等离子体由包括氨（NH3)的 工艺气体所形成，以将第一层转化成含氮层，其中工艺气体按总气体流量计为包括约0. 5% 至约99. 5 %的氨（NH3)，且剩余部分为稀有气体，其中等离子体具有小于约8eV的离子能 量。
[0009] 以上简要概述并不意在限制本发明的范围。下面描述本发明的其它和进一步的实 施方式。
【附图说明】
[0010] 可通过参照实施方式（一些实施方式描绘于附图中）来详细理解本发明的上述特 征结构以及以上简要概述的有关本发明更特定的描述。然而，应注意附图仅图示本发明的 典型实施方式，因此不应被视为限制本发明的范围，因为本发明可允许其它等效的实施方 式。
[0011] 图1是描绘根据本发明一些实施方式的形成含氮层的方法的流程图。
[0012] 图2A至图2C描绘根据本发明一些实施方式的制造栅极介电层的阶段。
[0013] 图3描绘根据本发明一些实施方式适用的等离子体氮化反应器。
[0014] 图4描绘适合用于根据本发明一些实施方式的等离子体氮化反应器的基板支撑 件。
[0015] 为了便于理解，尽可能以相同的参考数字标示各图中共有的相同元件。附图并未 按比例绘制且为清楚起见可予以简化。预期一个实施方式的元件和特征结构可有利地并入 其它实施方式，而无需进一步叙述。
【具体实施方式】
[0016] 本文提供形成含氮层的方法和设备。本发明的方法和设备可有利于例如通过促进 增加氮含量而改善目标层（例如第一层）的氮化，和改善目标层与另一装置层（例如多晶 娃栅极）之间的界面的氧保留（oxygenretention)。本发明的方法和设备还可有利于改善 3D半导体结构顶上的氮化介电膜的共形性。
[0017] 图1描绘根据本发明一些实施方式的用于形成含氮层的方法110。通常，方法110 包括提供包括基板的部分制造的半导体结构，基板具有设置在上面的第一层。半导体结构 可为部分制造的半导体结构，诸如逻辑、DRAM或闪速存储装置（Flashmemorydevice)。由 这种工艺形成的含氮层可为下列一个或更多个：栅极介电层、隧道氧化层（tunneloxide layer)、间隔层或可受益于氮化而例如降低结漏电流（junctionleakage)、栅极漏电流或 类似者的半导体结构的任何适合层。
[0018] 在此将针对图2A至图2D所示的部分制造的半导体结构来描述方法110,图2A至 图2D分别描绘制造半导体结构的阶段，半导体结构包括形成于基板之上的第一层。方法 110可在任何能够提供在此披露的低能量等离子体的等离子体反应器中进行，例如，诸如 配置成提供感应耦合或远程等离子体或类似者的那些反应器。适合配合本发明方法使用 的等离子体反应器的实施方式将在下面参照图3进行描述。等离子体反应器可单独使用， 或更典型地作为集成半导体基板处理系统或群集工具的处理模块使用，诸如购自位于加 California(加利福尼亚）州SantaClara(圣克拉拉）市的AppliedMaterials,Inc?(应 用材料公司）的centijraudpn栅极堆叠集成半导体晶片处理系统。亦可使用其它工 具，包括购自其它制造商的那些工具。
[0019] 方法110始于步骤102,提供基板202,基板202具有设置在上面的待氮化的第一 层204,如图2A所示。基板202和第一层204可为完全或部分制造的半导体装置200的一 部分。第一层204可为3维或3D结构、或这种3D结构的一部分。如在此使用的，相较于主 要在栅极下面形成导电沟道的传统2D平面晶体管，3维（或3D)结构是指晶体管于垂直结 构的三侧上形成导电沟道的半导体结构。基板202可具有各种尺寸，诸如直径200mm或 300_的晶片以及矩形或方形面板。基板202可包括以下材料：诸如结晶硅（例如Si〈100> 或Si〈lll>)、氧化硅、应变硅、硅锗、掺杂或未掺杂的多晶硅、掺杂或未掺杂的硅晶片、图案 化或未图案化的晶片、绝缘体上娃（silicononinsulator,SOI)、碳掺杂的氧化娃、氮化 硅、掺杂硅、锗、砷化镓、玻璃、蓝宝石或类似材料。
[0020] 半导体装置200可完全或部分形成在基板202上，并至少包括待氮化的第一层 204。半导体装置200 (完成时）例如可以是场效应晶体管（FET)、动态随机存取存储器 (DRAM)、闪速存储装置、3DFINFET装置或类似者。第一层204例如可用作晶体管装置的栅 极介电层、闪速存储装置中的隧道氧化层、栅极结构顶上的间隔层、闪速存储装置的多晶硅 层间介电（inter-polydielectric,IPD)层或类似者。第一层204可依据采用第一层204 的具体应用而具有任何适合的厚度。例如，第一层204的厚度可为约0.5nm至约10nm。第 一层204可包括氧化层，诸如氧化硅（Si02)、氧化铪（Hf02)、硅酸铪（HfSi0x)或任何适用于 半导体装置中且需氮化的氧化层。例如，在一些实施方式中，氧化层可为原生氧化层，或可 以由任何适合的氧化工艺形成，包括下述氧化工艺。第一层204不必限于氧化层，其它适 合的层亦可受益于在此披露的本发明方法。例如，第一层204的其它适合的实施方式可包 括其它适合的半导体材料，诸如硅（Si)、锗（Ge)、硅锗（SiGe)、碳化硅（SiC)、III_V族化合 物、或金属、金属氮化物或金属氧化物，诸如钨（W)、钛（Ti)、钽（Ta)、氮化钛（TiN)、氮化钽 (TaN)、氧化钛（Ti02)或氧化铝（A1203)或类似材料。第一层204亦可为层堆叠，诸如Si02 第一子层和11?)2第二子层、或Si02