封装基板及其制法
【技术领域】
[0001]本发明涉及一种封装基板及其制法，尤指一种具有电子组件的封装基板及其制法。
【背景技术】
[0002]如图1所示,现有的模压式内部连接型系统(molded interconnect1n system,简称MIS)的封装基板通过将多个第一导电部11连接多个金属柱12，并将该多个金属柱12连接多个第二导电部13，再以封装体14包覆该第一导电部11与金属柱12 ;然而，该金属柱12的高宽比太大时，电镀该金属柱12的效果不佳，但现今的电容高度的规格通常都在110微米(Pm)以上，因此，如果要在前述封装基板中嵌埋电容，则必须增加该金属柱12的高度。
[0003]为了增加该金属柱12的高度，业界遂进行改良，如图2所示，将金属柱12分成第一子金属柱121与第二子金属柱122两段并分开电镀制作。但是，制作步骤越多，累积的制造公差就越多，为了维持第二导电部13的原有面积，该第一子金属柱121的范围就必须大于该第二子金属柱122的范围，以利该第一子金属柱121提供该第二子金属柱122足够的对位裕度；同理，为了使该第一导电部11提供该第一子金属柱121足够的对位裕度,该第一导电部11的范围也必须大于该第一子金属柱121的范围,这大幅增加该第一导电部11的面积，进而限缩了可用的布线空间。
[0004]由于现今电子产品均有追求更加轻薄短小的趋势，所以厂商不断寻求能达到高密度设置电子组件与高布线密度的方式。因此，如何避免上述现有技术中的种种问题，实为目前业界所急需解决的课题。
【发明内容】
[0005]有鉴于上述现有技术的缺失，本发明的目的为提供一种封装基板及其制法，以提高布线密度与其它电子组件的设置密度。
[0006]本发明的封装基板包括:封装体，其具有相对的顶面及底面；多个导电结构，其嵌埋于该封装体中，且各该导电结构包括:第一导电部，其嵌埋于该封装体中，且外露出该底面；及依序形成于该第一导电部上的金属柱、对位层及导电盲孔，该导电盲孔的一端外露出该顶面，令各该对位层的垂直投影面积大于各该金属柱的垂直投影面积，且令各该对位层的垂直投影面积大于各该导电盲孔的垂直投影面积；第二导电部，其形成于该导电盲孔与顶面上；以及电子组件，其包埋于该封装体中。
[0007]本发明还提供一种封装基板的制法，其包括:于一承载板上形成多个第一导电部；于该多个第一导电部上设置电子组件，并于各该第一导电部上形成金属柱；于各该金属柱的端面上形成对位层，令各该对位层的垂直投影面积大于各该金属柱的垂直投影面积；于该承载板上形成封装体，以包覆该第一导电部、金属柱、电子组件与对位层，该封装体具有连接该承载板的底面及与其相对的顶面；于各该对位层上的封装体中形成导电盲孔，以由各该第一导电部、金属柱、对位层及导电盲孔构成多个导电结构，其中，并于该封装体的顶面与各该导电盲孔上形成第二导电部，且各该对位层的垂直投影面积大于各该导电盲孔的垂直投影面积；以及移除该承载板，以外露该第一导电部。
[0008]由上可知，本发明通过于金属柱与导电盲孔间设置对位层，该对位层对各该第一导电部的垂直投影面积大于该金属柱对各该第一导电部的垂直投影面积，且该对位层对各该第一导电部的垂直投影面积大于该导电盲孔对各该第一导电部的垂直投影面积，所以该对位层能提供该导电盲孔足够的对位所需裕度，而能缩小该金属柱与第一导电部的范围或维持该金属柱与第一导电部原有的范围大小，进而能提高布线密度与电子组件的设置密度；此外，聚酰亚胺层的设置有助于盲孔的形成并增加与第二导电部间的粘着性，以提高整体良率。
【附图说明】
[0009]图1所示者为现有的模压式内部连接型系统的封装基板的剖视图。
[0010]图2所示者为另一种现有的模压式内部连接型系统的封装基板的剖视图。
[0011]图3A至图3N所示者为本发明的封装基板的制法的第一实施例的剖视图。
[0012]图4A至图4D所示者为本发明的封装基板的制法的第二实施例的剖视图。
[0013]符号说明
[0014]11,32 第一导电部
[0015]12、34 金属柱
[0016]121 第一子金属柱
[0017]122 第二子金属柱
[0018]13、40b、47 第二导电部
[0019]14、37 封装体
[0020]30 承载板
[0021]31 第一阻层
[0022]310 第一开孔
[0023]32a 第一表面
[0024]32b 第二表面
[0025]33 第二阻层
[0026]330 二开孔
[0027]35 对位层
[0028]36 电子组件
[0029]37a 第三表面
[0030]37b 第四表面
[0031]370、450 盲孔
[0032]38 导电层
[0033]39 第三阻层
[0034]390 第三开孔
[0035]40a、46 导电盲孔
[0036]41 绝缘保护层
[0037]410绝缘保护层开孔
[0038]42第四阻层
[0039]43第五阻层
[0040]430开口
[0041]44表面处理层
[0042]45介电材。
【具体实施方式】
[0043]以下藉由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
[0044]须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用于配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用于限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的用语也仅为便于叙述的明了，而非用于限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
[0045]第一实施例
[0046]图3A至图3N所示者，为本发明的封装基板的制法的第一实施例的剖视图。
[0047]如图3A所示，于一承载板30的顶面上形成具有第一开孔310的第一阻层31，并于该第一开孔310中形成具有相对的第一表面32a与第二表面32b的第一导电部32,令该第一导电部32以其第一表面32a连接该承载板30，该承载板30可为钢板。
[0048]如图3B所示，于该第一阻层31与第一导电部32上形成具有第二开孔330的第二阻层33，并于该第二开孔330中的该第一导电部32的第二表面32b上形成金属柱34。
[0049]如图3C所示，于该金属柱34的端面与第二阻层33上形成可为任意图案的对位层35，令该对位层35对各该第一导电部32的垂直投影面积大于该金属柱34对各该第一导电部32的垂直投影面积。
[0050]如图3D所示，移除该第一阻层31与第二阻层33，并于该第一导电部32的第二表面32b上设置电子组件36,该电子组件36为积层陶瓷电容器(Mult1-layer CeramicCapacitor,简称 MLCC)。
[0051]如图3E所示，于该承载板30的顶面上形成封装体37，以包覆该第一导电部32、金属柱34、电子组件36与对位层35，该封装体37具有连接该承载板30的第三表面37a (即该封装体37的底面)及与其相对的第四表面37b (即该封装体37的顶面)。
[0052]如图3F所示，移除部分该封装体37，以形成外露该对位层35的盲孔370，形成该盲孔370的方式为激光烧灼或机械钻孔。
[0053]如图3G所示，于该封装体37与对位层35上形成导电层38。
[0054]如图3H所示，于该导电层38上形成具有第三开孔390的第三阻层39。
[0055]如图31所示，利用该导电层38为电流路径进行例如铜电镀的电镀步骤，进而于该对位层35上的盲孔370中形成导电盲孔40a,以由各该第一导电部32、金属柱34、对位层35及导电盲孔40a构成多个导电结构(未标TK组件符号)，并于该第四表面37b与导电盲孔40a上形成第二导电部40b，以使该第二导电部40b电性连接该第一导电部32，令该对位层35对各该第一导电部32的垂直投影面积大于该导电盲孔40a对各该第一导电部32的垂直投影面积，且该对位层35位于该金属柱34与导电盲孔40a之间，该导电盲孔40a与第二导电部40b为一体成形者,但不以此为限。
[0056]如图3J所示，移除该第三阻层39