粘接膜、切割膜片一体型粘接膜、背磨胶带一体型粘接膜、背磨胶带兼切割膜片一体型粘 ...的制作方法
【技术领域】
[0001] 本发明涉及种粘接膜、切割膜片（DicingSheet) -体型粘接膜、背磨胶带（Back GrindingTape) -体型粘接膜、背磨胶带兼切割膜片一体型粘接膜、叠层体、叠层体的固化 物、和半导体装置及半导体装置的制造方法。
[0002] 本申请基于2013年3月7日在日本申请的特愿2013-045020号主张优先权，并在 此引用其内容。
【背景技术】
[0003] 伴随近年来电子设备的高功能化和轻薄短小化的要求，这些电子设备所使用的半 导体装置也比以往增加，小型化且多针化逐步发展。为了得到这些半导体装置中的电子部 件彼此之间、以及电子部件与电路部件间等的电连接，广泛使用焊接。作为该焊接，例如可 以列举半导体芯片彼此之间的导通接合部、由倒装片搭载的如封装之类的半导体芯片与电 路基板间的导通接合部、半导体芯片与作入了电子电路的半导体晶片的导通接合部、电路 基板彼此之间的导通接合部等。为了确保电连接强度和机械性连接强度，该焊接部通常使 用树脂材料进行密封。例如在半导体芯片与电路基板间通常注入有称为底部填充材料的密 封树脂（底部填充密封）。
[0004] 在利用液态密封树脂（底部填充材料）加强由于焊接部而产生的空隙（间隙） 时，在焊接后供给液态密封树脂（底部填充材料）并使其固化，由此来加强焊接部。然 而，伴随半导体装置的薄型化、小型化，焊接部变得窄节距化/窄间隙化，因此，即使在焊 接后供给液态密封树脂（底部填充材料），液态密封树脂（底部填充材料）也不会遍布 间隙间，产生难以完全填充的问题。针对这样的问题，已知有利用称为NCF(非导电膜： Non-Conductive-Film)的粘接膜来将焊接部密封的方法（例如参照专利文献1)。
[0005] 现有技术文献
[0006] 专利文献
[0007] 专利文献1 :日本特开2009-277818号公报
【发明内容】
[0008] 发明所要解决的课题
[0009] 然而，现有的称为NCF的粘接膜难以兼顾充分的透明性和焊接部的可靠性，存在 更窄节距化/窄间隙化的焊接部中的接合性、和制造半导体装置时的成品率难以提高的问 题。
[0010] 本发明的目的在于提供一种兼备充分的透明性和焊接部的可靠性、并提高了更窄 节距化/窄间隙化的焊接部中的接合性和制造半导体装置时的成品率的粘接膜，还提供一 种焊接部的可靠性得到了提高的半导体装置。
[0011] 用于解决课题的技术方案
[0012] 这样的目的可以通过下述（1)~（23)的本发明来实现。
[0013] (1)-种粘接膜，其介于表面具有多个第一端子的电子部件、和具有与上述端子 对应的多个第二端子的电路部件之间，将上述第一端子和第二端子电连接，上述第一端子 的宽度为3ym以上IOOiim以下，上述第一端子具有覆盖端子表面的至少一部分的低熔点 的金属组合物，将上述第一端子的宽度设为A、上述金属组合物的宽度设为B时，满足0. 6 <A/B< 1. 4,B满足2ym以上170ym以下，相邻的第一端子彼此所具有的金属组合物间 的距离为3ym以上60ym以下，上述粘接膜由含有10重量％以上70重量％以下的填充材 料的树脂组合物构成，表面粗糙度Ra为0. 03ym以上I. 0ym以下，上述表面粗糙度Ra是 依据日本工业标准JIS-B0601测得的算术平均粗糙度。
[0014] (2)根据⑴所述的粘接膜，上述粘接膜的700nm时的透光率为15%以上100%以 下。
[0015] (3)根据⑴或⑵所述的粘接膜，将上述表面粗糙度Ra设为C、上述粘接 膜的700nm时的透光率设为D时，上述表面粗糙度Ra与上述透光率之比[C/D]为 L8X10 2ym/% 以下。
[0016] (4)根据⑴~⑶中任一项所述的粘接膜，上述填充材料的平均粒径为0.01ym 以上0. 5ym以下。
[0017] (5)根据⑴~⑷中任一项所述的粘接膜，上述填充材料为无机填充材料。
[0018] (6)根据⑴~（5)中任一项所述的粘接膜，上述树脂组合物包含环氧树脂、固化 剂和成膜性树脂。
[0019] (7)根据（1)~（6)中任一项所述的粘接膜，上述树脂组合物包含具有酚羟基和/ 或羧基的化合物。
[0020] (8)根据（7)所述的粘接膜，上述化合物在树脂组合物内含有3%以上20%以下。
[0021] (9)根据（7)或⑶所述的粘接膜，上述化合物在1分子中具备2个以上的酚羟基 和1个以上的羧基。
[0022] (10)根据（7)或⑶所述的粘接膜，上述化合物在1分子中含有1个以上的苯醚 基。
[0023] (11)根据⑴~（10)中任一项所述的粘接膜，上述第一端子具有柱形状。
[0024] (12) -种将切割膜片和⑴~（11)中任一项所述的粘接膜叠层而成的切割膜片 一体型粘接膜。
[0025] (13) -种将背磨胶带和⑴~（11)中任一项所述的粘接膜叠层而成的背磨胶带 一体型粘接膜。
[0026] (14) -种将背磨胶带兼切割膜片和⑴~（11)中任一项所述的粘接膜叠层而成 的背磨胶带兼切割膜片一体型粘接膜。
[0027] (15) -种叠层体，具备表面具有多个第一端子的电子部件、和设置于上述电子部 件的第一端子侧的（1)~（11)中任一项所述的粘接膜，上述第一端子的宽度为3ym以上 100ym以下，上述第一端子具有覆盖端子表面的至少一部分的低熔点的金属组合物，将上 述第一端子的宽度设为A、上述金属组合物的宽度设为B时，满足0.6 <A/B< 1.4,B满 足2ym以上170ym以下，相邻的第一端子彼此所具有的金属组合物间的距离为3ym以上 60Iim以下。
[0028] (16)根据（15)所述的叠层体，具有多个上述电子部件和介于上述多个电子部件 与上述电路部件之间的多个（1)~（11)中任一项所述的粘接膜。
[0029] (17) -种叠层体的固化物，具备表面具有多个第一端子的电子部件、具有与上述 第一端子对应的多个第二端子的电路部件、和介于上述电子部件与上述电路部件之间的 (1)~（11)中任一项所述的粘接膜的固化物层，上述第一端子的宽度为WmWllOOiim以下，上述第一端子具有覆盖端子表面的至少一部分的低熔点的金属组合物，将上述第一 端子的宽度设为A、上述金属组合物的宽度设为B时，满足0. 6 <A/B< 1. 4,B满足2ym以 上170ixm以下，相邻的第一端子彼此所具有的金属组合物间的距离为3ixm以上60ixm以 下。
[0030] (18)根据（17)所述的叠层体的固化物，具有多个上述电子部件、和介于多个上述 电子部件与上述电路部件之间的多个（1)~（11)中任一项所述的粘接膜的固化物层。
[0031] (19)根据（17)或（18)所述的叠层体的固化物，上述电路部件为内插件 (interposer)〇
[0032] (20)根据（17)或（18)所述的叠层体的固化物，上述电路部件为半导体晶片。
[0033] (21) -种将（20)所述的叠层体单片化而得到的叠层体的固化物。
[0034] (22) -种半导体装置，其包括（17)~（19)、（21)中任一项所述的叠层体的固化 物。
[0035] (23) -种半导体装置的制造方法，在表面具有多个第一端子的电子部件、和具有 与上述端子对应的多个第二端子的电路部件之间介设（1)~（11)中任一项所述的所述粘 接膜，将上述第一端子和第二端子电连接，上述第一端子的宽度为3ym以上100ym以下， 上述第一端子具有覆盖端子表面的至少一部分的低熔点的金属组合物，将上述第一端子 的宽度设为A、上述金属组合物的宽度设为B时，满足0. 6 <A/B< 1. 4,B满足2ym以上 170ym以下，相邻的第一端子彼此所具有的金属组合物间的距离为3ym以上60ym以下。
[0036] 发明效果
[0037] 根据本发明，能够提供一种兼备充分的透明性和焊接部的可靠性、并提高了更窄 节距化/窄间隙化的焊接部中的接合性和制造电子部件时的成品率的粘接膜，并且能够提 供一种焊接部的可靠性得到了提高的半导体装置。
【附图说明】
[0038]图1为表示使用本发明的粘接膜制造的半导体装置100的一个例子的示意图（图 I(a)为俯视图、图I(b)为图I(a)中的X-X线剖面图）。
[0039] 图2为表示本发明的半导体装置100中使用的电子部件20的一个例子的示意图 (图2(a)为俯视图、图2(b)为图2(a)中的Y-Y线剖面图）。
[0040] 图3为表示本发明的半导体装置100的制造方法的一个例子的示意图。
[0041] 图4为表示本发明的半导体装置100的制造方法的一个例子的示意图。
[0042] 图5为表示本发明的半导体装置100的制造方法的一个例子的示意图。
[0043] 图6为表示本发明的切割胶带（DicingTape) -体型粘接膜的一个方式的剖面 图。
[0044]图7为表示本发明的背磨胶带兼切割胶带一体型粘接膜的一个方式的剖面图。
[0045]图8为表示本发明的背磨胶带兼切割胶带一体型粘接膜的一个方式的剖面图。
[0046] 图9为显示本发明的半导体装置的制造工序的剖面图。
[0047] 图10为显示本发明的半导体装置的制造工序的剖面图。
[0048] 图11为显示本发明的半导体装置的制造工序的剖面图。
【具体实施方式】
[0049] 本发明的粘接膜为端子间连接用粘接膜10,其介于表面具有多个第一端子21的 电子部件20、和具有与上述端子对应的多个第二端子31的电路部件30之间，将上述第一 端子和第二端子电连接，其特征在于：上述第一端子的宽度为3ym以上IOOiim以下，上述 第一端子具有覆盖端子表面的至少一部分的低熔点的金属组合物，将上述第一端子的宽度 设为A、上述金属组合物的宽度设为B时，满足0. 6 <A/B< 1. 4,B满足2ym以上170ym 以下，相邻的第一端子各自所具有的金属组合物间的距离为3ym以上60ym以下，上述粘 接膜由含有10重量％以上70重量％以下的填充材料的树脂组合物构成，表面粗糙度Ra为 0? 03ym以上LOym以下。
[0050] 本发明的切割膜片一体型粘接膜通过将切割膜片和上述粘接膜叠层而成。
[0051] 本发明的叠层体37具备表面具有多个第一端子的电子部件20和设置于上述电子 部件的第一端子侧的上述粘接膜10。
[0052] 本发明的叠层体的固化物38具备上述电子部件20、具有与上述第一端子21对应 的多个第二端子31的上述电路部件30、和介于上述电子部件与上述电路部件之间的上述 粘接膜的固化物层80。
[0053] 另外，本发明的半导体装置100包括上述叠层体的固化物。
[0054] 以下基于附图所示的实施方式，详细说明本发明的粘接膜10、叠层体37、叠层体 的固化物38、半导体装置100。
[0055] <半导体装置〉
[0056]图1为表示使用本发明的粘接膜10制造的半导体装置100的一个例子的示意图 (图1(a)为俯视图、图1(b)为图1(a)中的X-X线剖面图）。其中，以下说明中，图1中的 上侧称为"上"、下侧称为"下"。
[0057] 图1所示的半导体装置100具有半导体芯片（相当于本发明的电子部件的一个例 子）20、支承半导体芯片20的内插件（相当于本发明的电路部件的一个例子）30和多个具 有导电性的凸块70。
[0058] 半导体芯片20的俯视形状如图I(a)所示为正方形。另外，半导体芯片20在其下 表面具有用于与内插件30电接合的多个端子21 (相当于本发明的第一端子的一个例子）。 该端子21形成于半导体芯片20的下表面，没有特别限定，例如由铜等导电性金属材料构 成。
[0059] 另外，内插件30为绝缘基板，例如由聚酰亚胺?环氧?氰酸酯?双马来酰亚胺三嗪 (BT树脂）等各种树脂材料构成。该内插件30的俯视形状如图1(a)所示为正方形。并且， 内插件30在其上表面（一侧表面）具有例如由铜等导电性金属材料构成的多个端子（相 当于本发明的第二端子）31。
[0060] 在半导体装置100中，端子31以与设置于半导体芯片20的端子21对应的方式设 置在内插件30上表面。并且，分别对应的端子21和端子31经由连接部81而电连接。连 接部81由导电性金属构成。构成连接部81的导电性金属例如通过预先设置于半导体芯片 20所设的端子21表面的、覆盖端子21的表面的至少一部分的低熔点的金属组合物变形而 构成。端子21的形状没有特别限定，可使用具有柱形状的金属柱。金属柱只要由导电性金 属形成即可，没有特别限定，可使用铜、镍、钛、钽、钨、金等。
[0061] 另外，在上述端子21与上述金属组合物之间可设置利用金属形成的薄膜。例如， 通过具有由金等构成的薄膜，具有促进上述金属组合物的润湿性的效果，通过具有镍等的 阻隔金属层，具有防止金属组合物扩散到端子21内的效果。这样的薄膜可以为单层，也可 以具有多层。另外，在具有多层的情况下，可以具有多个由相同金属构成的层，也可以具 有多个由不同金属构成的层。另外，这样的薄膜优选为0.01ym以上2ym以下，更优选 0. 05ym以上Iym以下。通过在上述下限值以上，能够在与上述金属组合物的密合性方面 具有令人满意的效果，另外，通过在上述下限值以下，从成本的观点考虑有利。进而，也可以 预先在端子31上设置低熔点的金属组合物、或者端子31本身由构成连接部81的低熔点的 金属组合物构成，还可以将它们组合。
[0062] 这样的低熔点的金属组合物只要是具有导电性且为低熔点的物质就没有特别限 定，例如可以举出含有选自锡、银、铅、锌、铋、铟和铜中的至少2种以上的合金等。另外，金 属的熔点优选为280°C以下，更优选为240°C以下。通过为上述优选的范围，能够以更低的 温度进行形成连接部时的加热，由此可抑制后述的密封层的发泡。由此，能够进一步提高本 发明的半导体装置的可靠性。
[0063] 另外，在本实施方式中，如图1所示，端子31设置在形成于内插件30的凹部内。 另外，端子21形成从半导体芯片20突出的柱形状。在此，端子21为金属柱，形成为圆柱形 状，但并不限于圆柱形状，也可以为长方体形状、圆锥形状等。
[0064] 另外，内插件30形成有贯穿其厚度方向的未图示的多个导通孔（throughhole: 贯通孔）。
[0065] 各凸块70分别通过各导通孔使得一端（上端）与端子31的一部分电连接，另一 端（下端）从内插件30的下表面（另一侧面）突出。
[0066] 凸块70从内插件30突出的部分大致形成球形（Ball状）。
[0067] 该凸块70例如以焊锡、银焊料、铜焊料、磷铜焊料之类的焊料为主材料而构成。
[0068] 另外，在半导体芯片20与内插件30之间的间隙填充有由各种树脂材料构成的密 封材料，由该密封材料的固化物来形成密封层80。该密封层80具有提高半导体芯片20与 内插件30的接合强度的功能、和防止异物或水分等侵入上述间隙的功能。
[0069] 在这种结构的半导体装置100中，密封层80的形成可应用本发明的粘接膜10。
[0070] 如上所述，以图1中记载的实施方式为中心对本发明的半导体装置100进行了说 明，但并不限于该实施形态。例如电子部件20除半导体芯片以外，也可使用已作入电子电 路的半导体晶片和硅基板、或内插件、刚性基板、挠性基板、刚性挠性基板等印刷电路板。电 路部件30除使用内插件以外，也可使用半导体芯片、已作入电子电路的半导体晶片和硅基 板、或刚性基板、挠性基板、刚性挠性基板等印刷电路板。另外，对于电子部件和电路部件， 对正方形的情况进行了说明，但也可使用长方形的电子部件和电路部件。另外，本发明的 半导体装置100也包括如下电子部件：将多个半导体芯片在内插件上沿其厚度方向叠层多 个，具有将多个半导体芯片间、以及半导体芯片与内插件间电接合的接合部，具有将该接合 部密封的多个密封层，这些密封层使用本发明的粘接膜。这样的电子部件中，半导体芯片适 合使用TSV芯片（娃通孔芯片：Through Silicon Vear Chip)。
[0071] 图2为表示使用本发明的粘接膜10制造的半导体装置100所包括的电子部件20 的一个例子的示意图（图2(a)为俯视图、图2(b)为图1(a)中的Y-Y线剖面图）。其中，以 下说明中，图2中的上侧称为"上"、下侧称为"下"。
[0072] 图1所示的电子部件20为半导体芯片，具有多个第一端子21。该多个端子的下侧 具有覆盖端子表面的至少一部分的低熔点的金属组合物22。作为第一端子，具有圆柱状的 柱形状，但并不限于这样的形状，也可使用具有长方体形状或圆锥形状等的端子。另外，第 一端子并不限于具有自电子部件凸状的形状，也可与上述内插件30同样地设置在电子部 件所设的凹部内。在这样的情况下，优选将上述金属组合物形成为凸状。
[0073] 关于本发明的电子部件20,在将上述第一端子的宽度设为A、上述金属组合物的 宽度设为B时，满足0. 6 <A/B< 1. 4。更优选为0. 8 <A/B< 1. 2。通过具有这样的结 构，能够防止相邻的端子间产生漏电流，提高焊接部的可靠性。另外，在与电路部件接合时， 能够防止由于错位的影响所致的连接不良。另外，B为2ym以上170ym以下，优选为4ym 以上150ym以下，更优选为10ym以上100ym以下。通过在上述下限值以上，端子间的接 合面积充分，能够提高焊接部的可靠性。另外，通过在上述上限值以下，能够防止相邻的端 子间产生漏电流，提高焊接部的可靠性。另外，本发明中，由于使上述第一端子的宽度和上 述金属组合物的宽度具有上述构成，并且利用粘接膜的充分的透明性，在将电子部件和电 路部件接合时，能够通过本发明的粘接膜充分地辨识电子部件中的上述第一端子的形状、 排列，因此，能够防止接合时的错位。由此，能够进一步提高本发明的半导体装置中的接合 部的可靠性。另外，通过防止错位，能够防止生产率降低，并且提高制造半导体装置时的成 品