Mos晶体管的形成方法和cmos晶体管的形成方法
【技术领域】
[0001]本发明涉及半导体制造领域，尤其涉及一种MOS晶体管的形成方法和CMOS晶体管的形成方法。
【背景技术】
[0002]随着半导体制造工艺的不断发展，集成电路中的半导体器件的特征尺寸(Critical Dimens1n, CD)越来越小,为了解决小尺寸器件带来的一系列问题,高介电常数(k)材料的栅介质层和金属栅极(metal gate)相结合的技术被引入至MOS晶体管的制造过程中。
[0003]为避免金属栅极的金属材料对MOS晶体管的其他结构造成影响，所述金属栅极与高k栅介质层的栅极叠层结构通常采用后栅工艺(gate-last)制作。在该工艺中，在待形成的栅极位置首先形成由多晶硅等材料构成的伪栅极，而在形成源漏区之后，会移除所述伪栅极并在伪栅极的位置形成栅极开口，之后，再在所述栅极开口中填充金属栅极。由于金属栅极在源漏区注入完成后再进行制作，这使得后续工艺步骤的数量得以减少，避免了金属材料不适于进行高温处理的问题。
[0004]然而，现有MOS晶体管的形成方法在去除伪栅极的过程中，通常采用的是连续波(continuous wave,Cff)等离子体刻蚀工艺。但是，连续波等离子体刻蚀工艺在去除宽度不同的伪栅极时，会形成深度不同的开口。
[0005]一种情况下，如图1所示，提供半导体基底100，半导体基底100具体可以包括衬底和层间介质层等多层结构。在半导体基底100上形成伪栅极(未示出)，并且各伪栅极的宽度不同。采用连续波等离子体刻蚀工艺去除所述伪栅极，从而形成开口 101和开口 102。开口 102的宽度大于开口 101，代表原本位于开口 102中的伪栅极的宽度大于原本位于开口101中的伪栅极的宽度。从图1中可以看到，开口 102的深度大于开口 101的深度，即所述连续波等离子体刻蚀工艺对宽度较大的伪栅极的刻蚀速率较大。
[0006]另一种情况下，如图2所不，提供半导体基底200,半导体基底200具体可以包括衬底和层间介质层等多层结构。在半导体基底200上形成伪栅极(未示出)，并且各伪栅极的宽度不同。采用连续波等离子体刻蚀工艺去除所述伪栅极，从而形成开口 201和开口 202。开口 202的宽度大于开口 201，代表原本位于开口 202中的伪栅极的宽度大于原本位于开口201中的伪栅极的宽度。从图2中可以看到，开口 202的深度小于开口 201的深度，即所述连续波等离子体刻蚀工艺对宽度较小的伪栅极的刻蚀速率较大。
[0007]由于现有MOS晶体管的形成方法去除不同宽度的伪栅极后会形成深度不同的开口，导致最终形成的不同MOS晶体管的阈值电压发生差异，使半导体器件的性能下降。同样的问题也存在于CMOS晶体管的形成过程中。
[0008]为此，需要一种新的MOS晶体管的形成方法和CMOS晶体管的形成方法，以避免在去除不同宽度的伪栅极时形成深度不同的开口。
【发明内容】
[0009]本发明解决的问题是提供一种MOS晶体管的形成方法和CMOS晶体管的形成方法，以保证去除在伪栅极后形成的各开口深度相同，从而保证各MOS晶体管的阈值电压相同，提高MOS晶体管和CMOS晶体管的性能。
[0010]为解决上述问题，本发明提供一种MOS晶体管的形成方法，包括:
[0011]提供半导体衬底，所述半导体衬底上具有伪栅极；
[0012]在所述伪栅极两侧下方的所述半导体衬底内分别形成源区和漏区；
[0013]在所述半导体衬底上形成层间介质层，所述层间介质层的上表面与所述伪栅极上表面齐平；
[0014]采用脉冲等离子体刻蚀工艺去除所述伪栅极形成开口 ；
[0015]采用金属材料填充所述开口形成金属栅极。
[0016]可选的，所述脉冲等离子体刻蚀工艺为同步脉冲等离子体刻蚀工艺，所述同步脉冲等离子体刻蚀工艺采用的气体包括Ar和HBr。
[0017]可选的,所述同步脉冲等离子体刻蚀工艺采用的压强范围为25mTorr?75mTorr,采用的功率范围为1500w?2500w，采用的偏置电压范围为50V?150V，采用的脉冲频率为
2.5KHz ?7.5ΚΗζο
[0018]可选的，所述同步脉冲等离子体刻蚀工艺采用的气体还包括02，并且O2的流量范围为 5sccm ?15sccm0
[0019]可选的，在同步脉冲等离子体刻蚀工艺之后，所述形成方法还包括:对所述开口进行同步脉冲等离子体修复处理，所述同步脉冲等离子体修复处理采用的气体包括cf4。
[0020]可选的，所述同步脉冲等离子体修复处理采用的压强范围为25mTorr?75mTorr,采用的功率范围为150w?450w，采用的偏置电压范围为50V?150V，采用的脉冲频率为
2.5KHz ?7.5ΚΗζο
[0021]可选的，在所述同步脉冲等离子体修复处理之后，所述形成方法还包括:对所述开口进行氮化修复处理，所述氮化修复处理采用的N2流量范围为50sccm?150sccm,所述氮化修复处理的时间为50s?150s。
[0022]可选的，在进行所述同步脉冲等离子体刻蚀工艺之前，所述形成方法还包括:
[0023]形成硬掩膜层覆盖所述伪栅极和所述层间介质层；
[0024]形成光刻胶层覆盖所述硬掩膜层；
[0025]去除位于伪栅极上的所述光刻胶层和所述硬掩膜层；
[0026]去除剩余的所述光刻胶层。
[0027]为解决上述问题，本发明还提供了一种CMOS晶体管的形成方法，包括:
[0028]提供半导体衬底，所述半导体衬底具有第一区域和第二区域，所述第一区域上具有第一金属栅极，所述第二区域上具有伪栅极；
[0029]在所述第一金属栅极两侧下方的所述半导体衬底内分别形成第一源区和第一漏区；
[0030]在所述伪栅极两侧下方的所述半导体衬底内形成第二源区和第二漏区；
[0031]在所述半导体衬底上形成层间介质层，所述层间介质层的上表面与所述伪栅极上表面齐平；
[0032]采用脉冲等离子体刻蚀工艺去除所述伪栅极形成开口 ；
[0033]采用金属材料填充所述开口形成第二金属栅极。
[0034]可选的，所述脉冲等离子体刻蚀工艺为同步脉冲等离子体刻蚀工艺，所述同步脉冲等离子体刻蚀工艺采用的气体包括Ar和HBr。
[0035]可选的，所述同步脉冲等离子体刻蚀工艺采用的气体还包括02，并且O2的流量范围为 5sccm ?15sccm0
[0036]可选的，在同步脉冲等离子体刻蚀工艺之后，所述形成方法还包括:对所述开口进行同步脉冲等离子体修复处理，所述同步脉冲等离子体修复处理采用的气体包括cf4。
[0037]可选的，在所述同步脉冲等离子体修复处理之后，所述形成方法还包括:对所述开口进行氮化修复处理，所述氮化修复处理采用的N2流量范围为50sccm?150sccm,所述氮化修复处理的时间为50s?150s。
[0038]可选的，在进行所述同步脉冲等离子体刻蚀工艺之前，所述形成方法还包括:
[0039]形成硬掩膜层覆盖所述伪栅极和所述层间介质层；
[0040]形成光刻胶层覆盖硬掩膜层；
[0041]去除位于所述伪栅极上的所述光刻胶层和所述硬掩膜层；
[0042]去除剩余的所述光刻胶层。
[0043]可选的，所述第一区域为NMOS晶体管区域且所述第二区域为PMOS晶体管区域，或者所述第一区域为PMOS晶体管区域且所述第二区域为NMOS晶体管区域。
[0044]与现有技术相比，本发明的技术方案具有以下优点:
[0045]本发明的技术方案中，采用脉冲等离子体刻蚀工艺去除伪栅极形成开口，由于脉冲等离子体是按一定频率进行蚀刻，每次蚀刻之后具有短暂的暂停时间，在此暂停时间时，蚀刻产物能够分散均匀，为下一频次的蚀刻提供相同的环境，这种蚀刻和暂停的过程不断地重复，从而使所述脉冲