半导体叠层封装方法
【技术领域】
[0001]本发明涉及一种半导体封装方法，尤其涉及一种半导体叠层封装方法。
【背景技术】
[0002]随着半导体制造技术以及立体封装技术的不断发展，电子器件和电子产品对多功能化和微型化的要求越来越高，同时要求芯片的封装尺寸不断减小。为了实现芯片封装的微型化，提高芯片封装的集成度，叠层芯片封装(stacked die package)技术逐渐成为技术发展的主流。
[0003]叠层芯片封装技术，又称三维封装技术，具体是在同一个封装体内堆叠至少两个芯片的封装技术。叠层芯片封装技术能够实现半导体器件的大容量、多功能、小尺寸、低成本等技术需求，因此叠层芯片技术近年来得到了蓬勃发展。以使用叠层封装技术的存储器为例，相较于没有使用叠层技术的存储器，采用叠层封装技术的存储器能够拥有两倍以上的存储容量。此外，使用叠层封装技术更可以有效地利用芯片的面积，多应用于大存储空间的U盘、SD卡等方面。
[0004]叠层芯片封装技术能够通过多种技术手段来实现，例如打线工艺、硅通孔(through silicon via，简称 TSV)技术、或者塑封通孔(through molding via，简称 TMV)技术。
[0005]例如，硅通孔(TSV)技术，就是在芯片上形成通孔，在通孔侧壁形成金属层再填充导电物质形成通孔效果实现上下连接。该工艺成本高，良品率低，直接在硅片上开口易对芯片造成损伤或是令整片晶元强度减低导致破片等问题，实现难度较大。
[0006]又如，塑封通孔(TMV)技术是指在塑封层开口，即塑封后使用激光等方法打通塑封层，填充导电物质，但该工艺在塑封层开口深度方面以及打通塑封层的孔边缘绝缘层方面不易控制。
[0007]其余的就是一些先预制可导通材质如凹型架构，进行打磨、打线等工艺用于连接。
[0008]上述工艺在堆叠芯片的过程中，通过孔内填充介电质形成电极较难，特别是在多个塑封体连接形成整个封装体的过程中，通过传统工艺方法中间的塑封体不易实现上下封装体的导通，从而实现芯片在一个封装体上下导通的难度较大，且成本较高。
【发明内容】
[0009]在下文中给出关于本发明的简要概述，以便提供关于本发明的某些方面的基本理解。应当理解，这个概述并不是关于本发明的穷举性概述。它并不是意图确定本发明的关键或重要部分，也不是意图限定本发明的范围。其目的仅仅是以简化的形式给出某些概念，以此作为稍后论述的更详细描述的前序。
[0010]本发明的目的是提供一种半导体叠层封装方法，解决现有封装工艺(例如TSV、TMV等工艺)中形成电极较难，特别是在多个塑封体连接形成封装体的过程中，通过中间的塑封体不易实现上下封装体的导通，从而不易实现芯片在一个封装体上下导通的问题。
[0011]本发明提供了一种半导体叠层封装方法，包括:
[0012]A:制作上封装体，
[0013]B:制作基于四边扁平无引脚QFN框架的中层封装体，
[0014]C:将所述上封装体、所述中层封装体和所述下封装体叠层封装，
[0015]其中，所述步骤B包括:
[0016]SlOl:提供一 QFN框架，所述QFN框架的边缘两侧为金属凸点；
[0017]S102:将芯片连接在所述QFN框架正面并进行打线；
[0018]S103:通过塑封底填料将上述芯片固定和封装在所述QFN框架上，形成塑封体；
[0019]S104:在上述塑封体的两侧的金属凸点的上下面形成焊球。
[0020]本发明提供的一种半导体叠层封装方法，利用传统的QFN框架边缘的金属凸点作为电极形成中层封装体，实现三层塑封体的连通，从而实现堆叠的多个芯片在一个封装体中实现上下导通；利用QFN框架形成中层封装体节省封装空间，有利于实现多层塑封体堆叠时封装的微型化，提高芯片封装的集成度。
【附图说明】
[0021]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0022]图1为本发明基于四边扁平无引脚QFN框架制作封装有芯片的中层封装体的流程图；
[0023]图2-图4为本发明基于四边扁平无引脚QFN框架制作封装有芯片的中层封装体的过程示意图；
[0024]图5位本发明叠层封装结构示意图。
[0025]附图标记:
[0026]1-QFN框架2-金属凸点3_金属层
[0027]4_芯片5_塑封体6_第一焊球
[0028]7-第二焊球8-下封装体9-上封装体
【具体实施方式】
[0029]为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。在本发明的一个附图或一种实施方式中描述的元素和特征可以与一个或更多个其它附图或实施方式中示出的元素和特征相结合。应当注意，为了清楚的目的，附图和说明中省略了与本发明无关的、本领域普通技术人员已知的部件和处理的表示和描述。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0030]本发明提供一种半导体叠层封装方法，包括:
[0031]A:制作上封装体，
[0032]B:基于四边扁平无引脚QFN框架制作封装有芯片的中层封装体，
[0033]C:将所述上封装体、所述中层封装体和所述下封装体叠层封装，
[0034]其中，如图1所示为基于四边扁平无引脚QFN框架制作封装有芯片的中层封装体的步骤B包括:
[0035]SlOl:提供一 QFN框架，所述QFN框架的边缘两侧为金属凸点；
[0036]S102:将芯片连接在所述QFN框架正面并进行打线；
[0037]S103:通过塑封底填料将上述芯片固定和封装在所述QFN框架上，形成塑封体；
[0038]S104:在上述塑封体的两侧的金属凸点的上表面或者下面形成焊球。
[0039]上述步骤提供了一种制作封装有芯片的中层封装体的方法，如图2所示，实施步骤S101，提供一 QFN框架1，QFN框架I的边缘两侧为金属凸点2。
[0040]可选的，金属凸点2为L型。
[0041]可选的，QFN框架I包括两侧对称设置的金属凸点2，且金属凸点2的中间设置一金属层3，金属层3与金属凸点2位于同一平面上且相互分隔开，方便后续芯片的连接以及电极的形成。
[0042]本方案中，金属凸点2远离金属层3的一侧高于金属凸点2靠近金属层3的一侧。金属层3与设置在金属层3两侧的金属凸点2位于同一平面上且相互分隔开，金属凸点2远离金属层3的一侧可进行植球用于后续上下封装体的连接，金属凸点2靠近所述金属层3的一侧可用于在金属层3上的待装载的芯片打线连接。并且，金属凸点2远离金属层3的一侧的高度高于待装载的芯片与金属层3的高度之和。
[0043]接着实施步骤S102，如图3所示，将芯片4连