Cmos晶体管的形成方法

文档序号:9377973阅读:741来源:国知局
Cmos晶体管的形成方法
【技术领域】
[0001]本发明涉及半导体制造领域,尤其涉及一种CMOS晶体管的形成方法。
【背景技术】
[0002]随着半导体制造工艺的不断发展,集成电路中的半导体器件的特征尺寸(Critical Dimens1n, CD)越来越小,为了解决小尺寸器件带来的一系列问题,高介电常数(k)材料的栅介质层和金属栅极(metal gate)相结合的技术被引入至CMOS晶体管的制造过程中。
[0003]为避免金属栅极的金属材料对CMOS晶体管的其他结构造成影响,所述金属栅极与高k栅介质层的栅极叠层结构通常采用后栅工艺(gate-last)制作。在该工艺中,在待形成的栅极位置首先形成由多晶硅等材料构成的伪栅极,而在形成源漏区之后,会移除所述伪栅极并在伪栅极的位置形成栅极开口,之后,再在所述栅极开口中填充金属栅极。由于金属栅极在源漏区注入完成后再进行制作,这使得后续工艺的数量得以减少,避免了金属材料不适于进行高温处理的问题。
[0004]请参考图1,现有CMOS晶体管的形成方法通常包括:提供半导体衬底100,半导体衬底100上具有NMOS晶体管区域(如图1中NFET所示区域)和PMOS晶体管区域(如图1中PFET所示区域),并且NMOS晶体管区域和PMOS晶体管区域之间通常具有浅沟槽隔离结构10A(STI)。在CMOS晶体管的制作过程中,NMOS晶体管区域具有高K栅介质层102和伪栅极104,高K栅介质层102和伪栅极104的两侧被侧墙106覆盖。PMOS晶体管区域具有高K栅介质层101和伪栅极103a,高K栅介质层101和伪栅极103a的两侧被侧墙105覆盖。各侧墙的表面和半导体衬底100的部分表面被刻蚀停止层110覆盖。而刻蚀停止层110被层间介质层220覆盖。各侧墙、各伪栅极和层间介质层220上表面齐平。各侧墙和各伪栅极上表面被硬掩模层130覆盖,而硬掩模130上形成有图案化的光刻胶层140。
[0005]请参考图2,图2为图1所示结构沿A-A’点划线剖切得到的示意图,图2所示剖面与图1所示剖面成90度。在图2所示剖面中,半导体衬底100仍然具有NMOS晶体管区域(如图2中NFET所示区域)和PMOS晶体管区域(如图2中PFET所示区域),并且,NMOS晶体管区域和PMOS晶体管区域同时被高K介质层101覆盖,而NMOS晶体管区域和PMOS晶体管区域分别具有伪栅极103b和伪栅极103a。在图2所示剖面中,NMOS晶体管区域和PMOS晶体管区域相连接,图2中用虚线将两者隔开以示区别。同样的,伪栅极103b和伪栅极103a连接,图2中同样用虚线将两者隔开以示区别。伪栅极103b被硬掩膜层130和光刻胶层140覆盖,而伪栅极103a的上表面被暴露。
[0006]请参图3,以图2所示硬掩膜层130和光刻胶层140为掩模,蚀刻去除伪栅极103a,形成开口 107。但是,现有CMOS晶体管的形成方法中,去除伪栅极的过程中通常采用连续波(continuous wave, CW)等离子体刻蚀工艺。伪栅极103a和伪栅极103b实际上是连接在一起的整体结构,当连续波等离子体刻蚀工艺去除伪栅极103a时,会同时部分蚀刻伪栅极103b的侧壁,造成伪栅极103b出现侧壁内凹问题(bowing issue),即伪栅极103b侧壁无法保持陡直,出现向伪栅极103b内部凹陷的情况,如图3所示。
[0007]当栅极103b侧壁出现内凹问题时,一方面给后续开口 107的填充增加困难,另一方面导致后续填充形成的金属栅极质量下降,从而导致CMOS晶体管的性能下降。并且,在填充开口 107形成金属栅极之后,再继续去除伪栅极103b时,会出现无法将伪栅极103b完全去除干净的问题,再次造成CMOS晶体管性能下降。
[0008]为此,需要一种新的CMOS晶体管的形成方法,以避免CMOS晶体管形成过程中,在进行伪栅极去除时出现侧壁内凹问题。

【发明内容】

[0009]本发明解决的问题是提供一种CMOS晶体管的形成方法,以保证CMOS晶体管形成过程中,在去除伪栅极时形成具有陡直侧壁的开口,从而保证形成的开口能够被顺利填充,提高CMOS晶体管的性能。
[0010]为解决上述问题,本发明提供一种CMOS晶体管的形成方法,包括:
[0011]提供半导体衬底,所述半导体衬底具有第一区域、第二区域和浅沟槽隔离结构,沿浅沟槽隔离结构的长度方向的第一区域和第二区域呈邻接排列,沿所述浅沟槽隔离结构的宽度方向的第一区域和第二区域由浅沟槽隔离结构间隔排布;
[0012]在所述第一区域上形成第一伪栅极,在所述第二区域上形成第二伪栅极,沿所述浅沟槽隔离结构长度方向的所述第一伪栅极与所述第二伪栅极相连;
[0013]在所述第一伪栅极两侧分别形成第一源区和第一漏区,在所述第二伪栅极两侧分别形成第二源区和第二漏区;
[0014]在所述半导体衬底上形成层间介质层,所述层间介质层的上表面与所述第一伪栅极的上表面和所述第二伪栅极的上表面齐平;
[0015]采用第一脉冲等离子体刻蚀工艺去除部分厚度的所述第一伪栅极,并暴露部分所述第二伪栅极的侧壁;
[0016]形成保护层覆盖所述第二伪栅极被暴露的所述侧壁;
[0017]在形成所述保护层之后,采用第二脉冲等离子体刻蚀工艺去除剩余厚度的所述第一伪栅极,直至形成开口 ;
[0018]采用金属材料填充所述开口。
[0019]可选的,所述保护层为含氮聚合物,形成所述保护层采用的反应气体包括N2。
[0020]可选的,所述第一脉冲等离子体刻蚀工艺为同步脉冲等离子体刻蚀工艺,所述同步脉冲等离子体刻蚀工艺采用的气体包括Ar和HBr。
[0021]可选的,所述第二脉冲等离子体刻蚀工艺为同步脉冲等离子体刻蚀工艺,所述同步脉冲等离子体刻蚀工艺采用的气体包括Ar和HBr。
[0022]可选的,所述同步脉冲等离子体刻蚀工艺采用的压强范围为25mTorr?75mTorr,采用的功率范围为1500w?2500w,采用的偏置电压范围为50V?150V,采用的脉冲频率为2.5KHz ?7.5ΚΗζο
[0023]可选的,所述同步脉冲等离子体刻蚀工艺采用的气体还包括02,所述O2的流量范围为 5sccm ?15sccm0
[0024]可选的,所述第一脉冲等离子体刻蚀工艺去除所述第一伪栅极的厚度为所述第一伪栅极总厚度的10%?50%。
[0025]可选的,在形成所述层间介质层之后,且在进行所述第一同步脉冲等离子体刻蚀工艺之前,还包括以下步骤:
[0026]形成硬掩膜层覆盖所述第一伪栅极、所述第二伪栅极和所述层间介质层;
[0027]形成光刻胶层覆盖所述硬掩膜层;
[0028]去除位于所述第一伪栅极上的所述光刻胶层和所述硬掩膜层;
[0029]去除剩余的所述光刻胶层。
[0030]可选的,在形成所述开口之后,且在填充所述开口之前,还包括对所述开口进行修复处理的步骤。
[0031]可选的,所述第一区域为NMOS晶体管区域且所述第二区域为PMOS晶体管区域,或者所述第一区域为PMOS晶体管区域且所述第二区域为NMOS晶体管区域。
[0032]与现有技术相比,本发明的技术方案具有以下优点:
[0033]本发明的技术方案中,提供相互连接的第一伪栅极和第二伪栅极,然后通过采用第一脉冲等离子体刻蚀工艺去除部分厚度的所述第一伪栅极,并暴露部分所述第二伪栅极的侧壁,第一脉冲等离子体刻蚀工艺在蚀刻过程中,快速地进行着蚀刻阶段和暂停阶段,蚀刻阶段产生的反应产物在暂停阶段能够进行分散,防止反应产物在一些位置堆积,从而防止第二伪栅极的侧壁出现弯曲现象,然后形成保护层覆盖所述第二伪栅极被暴露的所述侧壁,及时保护已暴露的侧壁表面,之后再采用第二脉冲等离子体刻蚀工艺去除剩余厚度的所述第一伪栅极,直至形成开口,从而保证在整个开口形成过程中,形成的整个侧壁陡直,侧壁表面平坦,不出现侧壁内凹问题,提高最终形成的CMOS晶体管的性能。
[0034]进一步,所述保护层为含氮聚合物,形成所述保护层采用的反应气体包括N2。采用N2作为反应气体形成含氮聚合物作为保护层,不仅能够保护第二伪栅极的侧壁,而且避免带入氟等元素浸染刻蚀环境,使最终形成的CMOS晶体管性能进一步提高。
[0035]进一步,在第一伪栅极和第二伪栅极上形成硬掩膜层和光刻胶层,在去除全部光刻胶层之后,再采用脉冲等离子体刻蚀工艺去除第一伪栅极,从而防止等离子体作用于光刻胶层产生污染物,从而使伪栅极的去除在更加干净的环境中进行。
【附图说明】
[0036]图1至图3是现有CMOS晶体管的形成方法各步骤对应结构示意图;
[0037]图4至图9是本发明实施例所提供的CMOS晶体管的形成方法各步骤对应结构示意图。
【具体实施方式】
[0038]在采用高K介质层-金属栅极(HKMG)的CMOS晶体管中,组成C
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