晶片封装体及其制造方法
【技术领域】
[0001 ] 本发明有关于一种晶片封装技术，特别为有关于一种晶片封装体及其制造方法。
【背景技术】
[0002]晶片封装制程是形成电子产品过程中的重要步骤。晶片封装体除了将晶片保护于其中，使其免受外界环境污染外，还提供晶片内部电子元件与外界的电性连接通路。
[0003]晶片封装体通常与其他集成电路晶片各自独立地设置于电路板上，再通过打线彼此电性连接。
[0004]然而，上述制造方法限制了电路板的尺寸，进而导致电子产品的尺寸难以进一步缩小。
[0005]因此，有必要寻求一种新颖的晶片封装体及其制造方法，其能够解决或改善上述的问题。
【发明内容】
[0006]本发明提供一种晶片封装体，包括:一第一装置基底，贴附于一第二装置基底的一第一表面上；一第三装置基底，贴附于第二装置基底相对于第一表面的一第二表面上；一绝缘层，覆盖第一装置基底、第二装置基底及第三装置基底，其中绝缘层内具有至少一开口 ；至少一凸块，设置于开口的底部下方；以及一重布线层，设置于绝缘层上，且经由开口电性连接至凸块。
[0007]本发明提供一种晶片封装体的制造方法，包括:将一第一装置基底贴附于一第二装置基底的一第一表面上；将一第三装置基底贴附于第二装置基底相对于第一表面的一第二表面上；形成至少一凸块及一绝缘层，其中绝缘层覆盖第一装置基底、第二装置基底及第三装置基底，且具有至少一开口，使凸块形成于开口的底部下方；以及在绝缘层上形成一重布线层，重布线层经由开口电性连接至凸块。
[0008]本发明可将多个不同尺寸的装置基底/晶片彼此垂直堆叠而将其整合于同一晶片封装体内，使得单一晶片封装体具有多种集成电路功能，因此可缩小后续接合的电路板的尺寸。
【附图说明】
[0009]图1A至IE是绘示出根据本发明一实施例的晶片封装体的制造方法的剖面示意图。
[0010]图2及3是绘示出根据本发明不同实施例的晶片封装体的剖面示意图。
[0011]其中，附图中符号的简单说明如下:
[0012]100:第一装置基底；110、210、310:元件区；120:晶片区；130:第一接合垫；140:第一导电垫;150、160、250、260、360:内连线结构；200:第二装置基底;200a:第一表面；200b:第二表面；230:第二接合垫；240:第二导电垫；300:第三装置基底；340:第三导电垫；370:第一凸块；380:导电结构；400:绝缘层；420:开口 ；440:重布线层；460:钝化保护层；480:开口 ；500:第二凸块。
【具体实施方式】
[0013]以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。
[0014]本发明一实施例的晶片封装体可用以封装微机电系统晶片。然其应用不限于此，例如在本发明的晶片封装体的实施例中，其可应用于各种包含有源元件或无源元件(active or passive elements)、数字电路或模拟电路(digital or analog circuits)等集成电路的电子元件(electronic components)，例如是有关于光电元件(optoelectronic devices)、微机电系统(Micro Electro Mechanical System，MEMS)、微流体系统(micro fluidic systems)、或利用热、光线、电容及压力等物理量变化来测量的物理感测器(Physical Sensor)。特别是可选择使用晶圆级封装(wafer scale package，WSP)制程对影像感测元件、发光二极管(light-emitting d1des，LEDs)、太阳能电池(solarcells)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波元件(surface acoustic wave devices)、压力感测器(process sensors)或喷墨头(ink printer heads)等半导体晶片进行封装。
[0015]其中上述晶圆级封装制程主要是指在晶圆阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称之为晶圆级封装制程。另外，上述晶圆级封装制程亦适用于通过堆叠(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(mult1-layerintegrated circuit devices)的晶片封装体。
[0016]请参照图1E，其绘示出根据本发明一实施例的晶片封装体的剖面示意图。在本实施例中，晶片封装体包括一第一装置基底100、一第二装置基底200、一第三装置基底300、一绝缘层400、多个第一凸块370及一图案化的重布线层440。在一实施例中，第一装置基底100可为一硅基底或其他半导体基底。在本实施例中，第一装置基底100内包括一个或一个以上的第一接合垫130及第一导电垫140，其可邻近于第一装置基底100的上表面。在一实施例中，第一接合垫130及第一导电垫140可为单层导电层或具有多层的导电层结构。为简化图式，此处仅以单层导电层作为范例说明，且仅绘示出第一装置基底100内的两个第一接合垫130及两个第一导电垫140作为范例说明。
[0017]在本实施例中，第一装置基底100可为包括一元件区110的晶片，且元件区110内包括一电子元件(未绘示)。在一实施例中，元件区I1内的电子元件可通过第一装置基底100内的内连线结构而与第一接合垫130及第一导电垫140电性连接。为简化图式，此处仅以虚线150及160分别表示第一接合垫130及第一导电垫140与元件区110之间的内连线结构。
[0018]第二装置基底200具有一第一表面200a及与其相对的一第二表面200b，且可通过一粘着层(未绘示)将第二装置基底200的第一表面200a贴附于第一装置基底100的上表面。在一实施例中，第二装置基底200可为一硅基底或其他半导体基底。在本实施例中，第二装置基底200内包括一个或一个以上的第二导电垫240，其可邻近于第二表面200b。再者，第二导电垫240的结构类似于第一导电垫140的结构。为简化图式，此处仅绘示出第二装置基底200内由单层导电层所构成的一个第二导电垫240作为范例说明。
[0019]在本实施例中，第二装置基底200可为包括一元件区210的晶片，且元件区210内包括一电子元件(未绘示)。相似地，元件区210内的电子元件可通过第二装置基底200的内连线结构(如虚线260所示)而与第二导电垫240电性连接。
[0020]第三装置基底300可通过另一粘着层(未绘示)贴附于第二装置基底200的第二表面200b上。在一实施例中，第三装置基底300可为一硅基底或其他半导体基底。在本实施例中，第三装置基底300内包括一个或一个以上的第三导电垫340，其可邻近于第三装置基底300的上表面(即，相对于第二表面10b的表面)。再者，第三导电垫340的结构类似于第一导电垫140的结构。为简化图式，此处仅绘示出第三装置基底300内由单层导电层所构成的一个第三导电垫340作为范例说明。
[0021]在本实施例中，第三装置基底300可为包括一元件区310的晶片，且元件区310内包括一电子元件(未绘示)。相似地，元件区310内的电子元件可通过第三装置基底300的内连线结构(如虚线360所示)而与第三导电垫340电性连接。
[0022]在本实施例中，元件区110、210及310内的电子元件可为集成/整合无源元件(Integrated passive device，IPD)、磁性元件、无线射步页(R