一种集成电路的设计方法和集成电路的制作方法_2

文档序号:9378078阅读:来源:国知局
间栅极1022连接到预定电压Voff以关闭中间栅极晶体管13,进而隔离第一晶体管11与第二晶体管12,如图2所示。
[0042]其中,关闭中间栅极晶体管13的目的是隔离第一晶体管11与第二晶体管12。隔离第一晶体管11与第二晶体管12,是指对第一晶体管11与第二晶体管12进行电性隔离。
[0043]示例性地,当中间栅极晶体管13为PMOS时,将中间栅极1022连接到VDD ( S卩,预定电压Voff为VDD),以关闭中间栅极晶体管。当中间栅极晶体管13为NMOS时,将中间栅极1022连接到VSS(即预定电压Voff为VSS),以关闭中间栅极晶体管。
[0044]本实施例的集成电路的设计方法,可以拉近相邻的第一晶体管11与第二晶体管12的距离,因此,对于一个特定的集成电路而言,可以在整体上提高版图中的器件密度,也就是说,可以降低版图的面积。相应地,可以提高制得的集成电路(芯片)中的器件密度,艮P,可以减小芯片的面积。由于电路面积减小,因而最终可以降低成本。
[0045]本实施例的集成电路的设计方法,在步骤B之后还可以包括如下步骤:
[0046]步骤C:进行电气规则检查(ERC),以防止中间栅极连接至错误的网点(net)。即,通过ERC,判断中间栅极是否连接到预定电压从而保证第三晶体管处于关闭状态。
[0047]示例性地,对版图的电气规则检查(ERC),可以采用版图设计工具中的各种ERC功能模块进行。
[0048]在本步骤中,电气规则检查主要用于判断PMOS的中间栅极是否连接至VDD以及NMOS的中间栅极是否连接至VSS,以防止中间栅极连接至错误的网点。
[0049]如在步骤C中发现电气连接错误,则在步骤C之后还包括如下步骤:
[0050]步骤D:根据电气规则检查的结果,对电路的电气连接错误进行修改。S卩,对电气规则检查发现的错误进行修改。
[0051]经过修改,可以保证所设计的版图通过ERC检查,进而保证最终制得的集成电路的电气特性。
[0052]由此可见,本实施例的集成电路的设计方法,可以拉近相邻的第一晶体管与第二晶体管的距离,因而可以在整体上提高版图中的器件密度、降低版图的面积。相应地,可以提高制得的集成电路中的器件密度,降低电路面积,因而可以降低成本。
[0053]其中,图3示出了本实施例的集成电路的设计方法的一种示意性流程图,该设计方法包括:
[0054]步骤A:改变集成电路中相邻并相距一定距离的第一晶体管与第二晶体管的位置,使所述第一晶体管与所述第二晶体管的两个相邻的边缘栅极的位置重叠,并在边缘栅极重叠的位置形成包括中间栅极的第三晶体管;
[0055]步骤B:通过将所述中间栅极连接到预定电压关闭所述第三晶体管,以隔离所述第一晶体管与所述第二晶体管;
[0056]步骤C:进行电气规则检查,以判断所述中间栅极是否连接到所述预定电压。
[0057]实施例二
[0058]本实施例提供一种集成电路,其根据实施例一所述的设计方法所设计的版图制得。
[0059]其中,图4示出了本实施例的集成电路的一种版图。如图4所示,本实施例的集成电路包括:相邻接的第一晶体管11与第二晶体管12,还包括设置在第一晶体管11与第二晶体管12的交界位置处的包括中间栅极1022的第三晶体管13 (也称中间栅极晶体管),其中,中间栅极1022连接到预定电压Voff以使第三晶体管13处于关闭状态。
[0060]其中,通过连接预定电压Voff使第三晶体管13处于关闭状态的目的是,隔离第一晶体管11与第二晶体管12。
[0061 ] 示例性地,当中间栅极晶体管13为PMOS时,将中间栅极1022连接到VDD ( S卩,预定电压Voff为VDD),以关闭中间栅极晶体管。当中间栅极晶体管13为NMOS时,将中间栅极1022连接到VSS(即预定电压Voff为VSS),以关闭中间栅极晶体管。
[0062]在本实施例中,如图4所示,第一晶体管11包括鳍型结构101、栅极102、有源区103、边缘栅极1021,第二晶体管12包括鳍型结构201、栅极202、有源区203、边缘栅极2021。其中,有源区103与有源区203相邻接。
[0063]本实施例的集成电路,可以提高器件密度,降低电路面积,因而可以降低成本。
[0064]本发明已经通过上述实施例进行了说明,但应当理解的是,上述实施例只是用于举例和说明的目的,而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是,本发明并不局限于上述实施例,根据本发明的教导还可以做出更多种的变型和修改,这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【主权项】
1.一种集成电路的设计方法,其特征在于,所述方法包括: 步骤A:改变集成电路中相邻并相距一定距离的第一晶体管与第二晶体管的位置,使所述第一晶体管与所述第二晶体管的两个相邻的边缘栅极的位置重叠,并在边缘栅极重叠的位置形成包括中间栅极的第三晶体管; 步骤B:通过将所述中间栅极连接到预定电压关闭所述第三晶体管以隔离所述第一晶体管与所述第二晶体管。2.如权利要求1所述的集成电路的设计方法,其特征在于,所述第三晶体管为PMOS,所述预定电压为VDD。3.如权利要求1所述的集成电路的设计方法,其特征在于,所述第三晶体管为NMOS,所述预定电压为VSS。4.如权利要求1所述的集成电路的设计方法,其特征在于,在所述步骤B之后还包括步骤C: 进行电气规则检查,以判断所述中间栅极是否连接到所述预定电压。5.如权利要求4所述的集成电路的设计方法,其特征在于,在所述步骤C之后还包括步骤D: 根据所述电气规则检查的结果,对所述中间栅极的电气连接错误进行修改。6.如权利要求1所述的集成电路的设计方法,其特征在于,在所述步骤A中,所述第一晶体管的有源区与所述第二晶体管的有源区相邻接。7.如权利要求1所述的集成电路的设计方法,其特征在于,在所述步骤A中,所述第一晶体管与所述第二晶体管均包括鳍型结构。8.一种集成电路,其特征在于,包括相邻接的第一晶体管与第二晶体管,还包括设置在所述第一晶体管与所述第二晶体管的交界位置处的包括中间栅极的第三晶体管,其中,所述中间栅极连接到预定电压以使所述第三晶体管处于关闭状态。9.如权利要求8所述的集成电路,其特征在于,所述第三晶体管为PMOS,所述预定电压为 VDD010.如权利要求8所述的集成电路,其特征在于,所述第三晶体管为NMOS,所述预定电压为VSS。11.如权利要求8所述的集成电路,其特征在于,所述第一晶体管的有源区与所述第二晶体管的有源区相邻接。12.如权利要求8所述的集成电路,其特征在于,所述第一晶体管与所述第二晶体管均包括鳍型结构。
【专利摘要】本发明提供一种集成电路的设计方法和集成电路,涉及集成电路技术领域。该设计方法包括:步骤A:改变集成电路中相邻并相距一定距离的第一晶体管与第二晶体管的位置,使所述第一晶体管与所述第二晶体管的两个相邻的边缘栅极的位置重叠,并在边缘栅极重叠的位置形成包括中间栅极的第三晶体管;步骤B:通过将所述中间栅极连接到预定电压关闭所述第三晶体管,以隔离所述第一晶体管与所述第二晶体管。该设计方法可以提高集成电路的器件密度,降低成本。本发明的集成电路,根据该设计方法设计的版图制得,因而具有器件密度高、成本低的优点。
【IPC分类】G06F17/50, H01L27/02
【公开号】CN105097793
【申请号】CN201410163001
【发明人】沈忆华, 余云初, 钟浩
【申请人】中芯国际集成电路制造(北京)有限公司, 中芯国际集成电路制造(上海)有限公司
【公开日】2015年11月25日
【申请日】2014年4月22日
【公告号】US20150303193
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