化合物半导体层叠体以及半导体装置的制造方法
【技术领域】
[0001]本发明涉及具备包含In和Sb的化合物半导体多层膜的化合物半导体层叠体以及半导体装置。
【背景技术】
[0002]关于InSb薄膜，已知其电子迀移率大，适用于霍尔元件、磁传感器的材料。对于应用于磁传感器，需要高灵敏度且低电力消耗。换言之，高电子迀移率且膜厚薄是必要的。为了防止电流漏泄，这些电子器件中的InSb薄膜形成于属于半绝缘基板的GaAs、InP基板上(参照非专利文献I)。
[0003]现有技术文献
[0004]非专利文献
[0005]非专利文献1:0h 等人著，“Journal of Applied Physics”，66 卷，1989 年 10 月，3618-3621 页
[0006]非专利文献2:Liu 等人著，“Journal of Vaccum Science&Technology B”，14 卷，1996 年 5 月，2339-2342 页
【发明内容】
_7] 发明要解决的问题
[0008]如非专利文献I记载的那样，若在GaAs、InP基板上形成InSb薄膜，则在基板和InSb之间存在大的晶格失配，因此所形成的InSb层中大量地存在失配位错、晶体缺陷。这些位错、缺陷产生剩余电子，显著地降低电子迀移率。
[0009]另外，通常与基板的失配引起的薄膜的晶体缺陷在与基板的界面附近是明显的。虽然伴随薄膜的生长，晶体缺陷的密度逐渐减少，但晶体缺陷浓度高且电子迀移率低的下部的InSb层对于电特性也是有贡献的，因此由于存在晶体缺陷，导致整体的电子迀移率降低。若形成几微米级的稍微厚的薄膜，则界面附近的缺陷产生的影响变得微小，但在制作器件时，不仅不实际，而且还产生膜厚增加引起的电阻减少、电力消耗增加等问题。
[0010]为了解决该问题，已知还有如下方法:作为在GaAs基板上缓和晶格失配的缓冲层，用高电阻的AlxIn1 xSb (x彡0.07)制膜，在其上用InSb制膜(参照非专利文献2)。
[0011]然而，若使用AlInSb缓冲层，则导致在缓冲层上制膜的InSb的结晶性恶化，为了避免该情况需要较厚地形成AlInSb缓冲层，但这导致整体的膜厚增加的不利影响。
[0012]由以上可知，实际情况为在保持高迀移率且高结晶性的情况下，整体的膜厚薄的用InSb制膜的技术还处于未知。
[0013]于是，本发明是鉴于这样的情况做出的，其目的在于，提供一种化合物半导体层叠体以及半导体装置，所述化合物半导体层叠体具备抑制与基板的界面附近处的剩余电子的产生并且结晶性良好且薄、高迀移率的化合物半导体多层膜。
[0014]用于解决问题的方案
[0015]本发明人等为了解决上述课题，进行了深入研究，结果发现以下方案能够解决上述课题，从而完成本发明，即具备:电阻率为IXlO5Qcm以上的基板；第一化合物半导体层，其形成于前述基板上，掺杂有碳且包含In和Sb ;以及第二化合物半导体层，其形成于前述第一化合物半导体层上，且包含In和Sb ;前述第一化合物半导体层的膜厚为0.005 μ m以上且0.2 μπι以下，前述第一化合物半导体层的碳的浓度为I X 115Cm 3以上且5X 10 18cm 3以下。
[0016]S卩，本发明的一个方案的化合物半导体层叠体的特征在于，具备:电阻率为I X 15 Ω Cm以上的基板；第一化合物半导体层，其形成于前述基板上，掺杂有碳且包含In和Sb ;以及第二化合物半导体层，其形成于前述第一化合物半导体层上，碳的浓度小于前述第一化合物半导体层，且包含In和Sb ;前述第一化合物半导体层的膜厚为0.005 μπι以上且0.2 μπι以下，前述第一化合物半导体层的碳的浓度为I X 115Cm 3以上且5X 10 18cm 3以下。
[0017]另外，上述化合物半导体层叠体的特征也可以在于，前述基板为Si或GaAs。
[0018]另外，上述化合物半导体层叠体的特征也可以在于，前述第一化合物半导体层为用于缓和前述基板和前述第二化合物半导体层的晶格失配的缓冲层，前述第二化合物半导体层为作为元件的至少一部分起作用的活性层。
[0019]本发明的其它方案的半导体装置的特征在于，其是使用上述化合物半导体层叠体而得到的。
[0020]发明的效果
[0021]根据本发明的一个方案，能够实现抑制与基板的界面附近处的剩余电子的产生并且结晶性良好且薄、高迀移率的化合物半导体多层膜。
【附图说明】
[0022]图1是示出本发明的化合物半导体层叠体的截面图。
【具体实施方式】
[0023]以下，对用于实施本发明的方式(以下，称为本实施方式)详细地说明。
[0024][化合物半导体层叠体]
[0025]图1所示的本实施方式的化合物半导体层叠体10具备:电阻率为I X 15 Ω cm以上的基板101 ;第一化合物半导体层102，其形成于该基板上，膜厚为0.005 μ m以上且0.2 μ m以下，碳浓度为I X 1015cm 3以上且5 X 10 18cm 3以下，且包含In和Sb ;第二化合物半导体层103，其形成于第一化合物半导体层102上，碳的浓度(S卩，掺杂量)小于第一化合物半导体层102，且包含In和Sb。由其中的第一化合物半导体层101和第二化合物半导体层102构成化合物半导体多层膜110。
[0026]通过在基板101和第二化合物半导体层103之间具备第一化合物半导体层102，由此抑制基板101和化合物半导体多层膜110的界面附近处的剩余电子的产生，第一化合物半导体层102的膜厚为0.005 μ m以上且0.2 μ m以下，碳浓度为I X 115Cm 3以上且5 X 118Cm 3以下，且包含In和Sb。另外，第一化合物半导体层102缓和基板101和第二化合物半导体层103之间的晶格失配。
[0027][基板]
[0028]本实施方式的化合物半导体层叠体的基板101只要是电阻率为IXlO5Qcm以上的基板，就没有特别限制。优选具有与InSb相同的晶体对称性，进而从廉价且容易获得大型的基板考虑，基板101优选为S1、GaAs中的任一者。
[0029][第一化合物半导体层]
[0030]本实施方式的化合物半导体层叠体中的第一化合物半导体层102由膜厚为0.005 μm以上且0.2μ??以下、碳浓度为I X 115Cm 3以上且5X10 lscm3以下、且包含In和Sb的化合物半导体形成。具体而言，第一化合物半导体层102可以举出掺杂有碳的InSb、InAlSb、InGaSb、InAsSb、InPSb、InAsPSb、InAlGaSb、InAlAsSb、InGaAsSb、InGaPSb,InAlPSb，InAlGaAsSb、InAlGaPSb 等，但不限于此。
[0031]从整体的膜厚和作为电绝缘层的观点出发，第一化合物半导体层102的膜厚为0.005 μπι以上且0.2 μ??以下，优选为0.005 μπι以上且小于0.2 μm，更优选为0.005 μπι以上且0.15 μ m以下，进一步优选为0.01 μ m以上且0.15 μ m以下。第一化合物半导体层的膜厚比0.005 μπι薄时，作为低电阻层用于防止电流的漏泄的效果不充分，还出现迀移率的降低。另外，在比0.2 μπι厚时，除了抑制与基板的界面附近处的剩余电子的产生的效果以外，还出现产生剩余的空穴、膜的迀移率降低等问题，因此不优选。另外，第一化合物半导体层102的膜厚表示，从表面向深度方向对化合物半导体层叠体进行二次离子质谱分析(sms)时的、包含后述碳的浓度的峰值的、峰的半高宽。
[0032]从应用抵消剩余电子所需的