一种制作Sigma型锗硅沟槽的方法
【技术领域】
[0001] 本发明属于半导体制造技术领域，设及一种制作Sigma型错娃沟槽的方法。
【背景技术】
[0002] 在半导体技术领域中，随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入 纳米级。通过等比例缩小的方法来提高当前主流的娃CMOS器件的性能运一方式，受到越来 越多的物理及工艺的限制。为了提高CMOS器件中NMOS和PMOS晶体管的性能，应力技术 (stress engineering)越来越受到业界的关注。
[0003] 在现有技术中，一般通过外延错娃（SiGe)源漏引入沟道压应力（即错娃技术），利 用源漏和沟道的晶格常数失配控制应变大小，进而改善空穴迁移率，来提高PMOS的性能。
[0004] 如图1. 1至1. 7所示，图1. 1至1. 7为现有形成Sigma型错娃沟槽的结构示意图， 如图1. 1所示，首先在具有PMOS区栅极2W及NMOS区栅极2的半导体衬底1上形成错娃 掩膜层3W及光刻胶4 ;如图1.2所示，对光刻胶4进行曝光显影；如图1. 3所示，采用等离 子刻蚀工艺在PMOS区衬底中刻蚀U型沟槽5 ;如图1. 4所示，采用氧化工艺去除NMOS区的 光刻胶4 ;如图1. 5所示，采用TMAH(TetramethylammoniumHy化oxide四甲基氨氧化锭）处 理形成Sigma型沟槽6;如图1.6所示，采用外延生长工艺在Sigma型沟槽6内进行错娃7 沉积；如图1. 7所示，去除半导体衬底1上的错娃掩膜层3。
[0005] 在现有Sigma型错娃沟槽的制作工艺中，图1. 6中在在Sigma型沟槽内进行错娃 沉积之后，需要采用憐酸去除娃片表面的错娃掩膜层，而此时，NMOS区栅极上的错娃掩膜层 的厚度最厚，其厚度大于PMOS区栅极上的错娃掩膜层，同时也大于NMOS区栅极底部的错娃 掩膜层。去除运些错娃掩膜层采用的憐酸的作用时间是由NMOS区栅极上最厚的错娃掩膜 层决定，即由NMOS区栅极顶层的错娃掩膜层决定。在去除完NMOS区栅极顶层的错娃掩膜 层时，NMOS区栅极底部的错娃掩膜层由于厚度较薄，早已去除且过多的憐酸作用时间导致 其下方的娃衬底相应的过多的损失，如图1. 7所示，进而影响器件性能。
[0006] 因此，本领域技术人员亟需提供一种制作Sigma型错娃沟槽的方法，减少在制作 Sigma型错娃沟槽过程中，由于PMOS区和NMOS区栅极顶层错娃掩膜层厚度不均一，而去除 错娃掩膜层时导致NMOS区娃衬底的损失，进而提高NMOS器件性能。
【发明内容】
[0007] 本发明所要解决的技术问题是提供一种制作Sigma型错娃沟槽的方法，减少在制 作Sigma型错娃沟槽过程中，由于PMOS区和NMOS区栅极顶层错娃掩膜层厚度不均一，而导 致的去除错娃掩膜层时NMOS区娃衬底的损失，进而提高NMOS器件性能。
[0008] 为了解决上述技术问题，本发明提供了一种制作Sigma型错娃沟槽的方法，包括 W下步骤：
[0009] 步骤SOI、在具有PMOS区栅极W及NMOS区栅极的半导体衬底上依次形成错娃掩膜 层、富碳填充层、富娃硬膜层W及光刻胶；
[0010] 步骤S02、对所述光刻胶进行曝光显影，采用等离子刻蚀工艺刻蚀富娃硬膜层W及 富碳填充层，并在PMOS区衬底中形成预设深度的U型沟槽；
[0011] 步骤S03、去除PMOS区栅极W及NMOS区栅极顶层的富碳填充层；
[0012] 步骤S04、对所述PMOS区栅极W及NMOS区栅极顶层的错娃掩膜层进行减薄刻蚀， 并去除剩余的富碳填充层；
[0013] 步骤S05、对所述U型沟槽采用预设浓度的TMAH进行处理W形成Sigma型沟槽；
[0014] 步骤S06、在所述Sigma型沟槽内进行错娃沉积；
[0015] 步骤S07、去除剩余的错娃掩膜层。
[0016] 优选的，所述步骤SOl中，富碳填充层的厚度为500A~4000A，富娃硬膜层的厚 度为IOOA~1000A，光刻胶的厚度为沸0诚~3孤始。
[0017] 优选的，所述步骤S02中，等离子刻蚀工艺后，所述错娃掩膜层的厚度为 nOA~200A。
[0018] 优选的，所述步骤S02中，采用CFa或CH2F2对富娃硬膜层进行等离子刻蚀工艺，然 后采用化或SO2对富碳填充层进行等离子刻蚀工艺，接着采用皿r或02对PMOS区衬底进 行等离子刻蚀工艺，W在PMOS区衬底中形成预设深度的U型沟槽。
[0019] 优选的，所述步骤S03中，采用化或S〇2对所述富碳填充层进行若干秒的等离子刻 蚀工艺。
[0020] 优选的，所述步骤S04中，采用CF4或〇2对所述错娃掩膜层进行若干秒等离子刻蚀 工艺，并采用氧化工艺去除剩余的富碳填充层。
[0021] 优选的，所述步骤S04中，刻蚀后的PMOS区栅极、NMOS区栅极顶部的错娃掩膜层 W及NMOS区栅极底部的错娃掩膜层厚度相等。
[0022] 优选的，所述步骤S05中，所述TMAH的浓度范围为1.Owt%~30. 5wt%，溫度范围 为20°C~80°C，并且TMAH中具有预设浓度的稀氣氨酸溶液。
[0023] 优选的，所述步骤S06中，采用外延生长工艺在所述Sigma型沟槽内进行错娃沉 积。
[0024] 优选的，所述步骤S07中，采用预设浓度的H3PO4去除剩余的错娃掩膜层。
[00巧]与现有的方案相比，本发明提供了一种制作Sigma型错娃沟槽的方法，通过采用 =层光刻材料制作Sigma型错娃沟槽，使后期娃片上PMOS区和NMOS区栅极顶层的错娃掩 膜层W及NMOS区栅极底部的错娃掩膜层的厚度保持相等，在后续去除错娃掩膜层时，避免 了因错娃掩膜层厚度不均一导致憐酸溶液消耗负荷不同导致的NMOS区娃衬底的损失，提 高了NMOS器件的性能。
【附图说明】
[0026] 为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的 附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领 域普通技术人员来讲，在不付出创造性劳动的前提下，还可W根据运些附图获得其他的附 图。
[0027] 图1. 1-1. 7是现有制作Sigma型错娃沟槽的方法的结构示意图；
[0028] 图2是本发明中制作Sigma型错娃沟槽的方法的流程示意图；
[0029] 图3. 1-3. 7是本发明制作Sigma型错娃沟槽的方法的结构示意图。
[0030] 附图标记为：
[0031] 1、半导体衬底；2、栅极；3、错娃掩膜层；4、光刻胶；5、U型沟槽；6、Sigma型沟槽； 7、错娃；10、半导体衬底；20、栅极；21、晶娃栅极；22、晶娃栅极掩膜层；23、晶娃栅极侧墙 层；30、错娃掩膜层；40、富碳填充层；50、富娃硬膜层；60、光刻胶；70、U型沟槽；80、Sigma 型沟槽；90、错娃。
【具体实施方式】
[0032] 为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施 方式作进一步地详细描述。本领域技术人员可由本说明书所掲露的内容轻易地了解本发明 的其他优点与功效。本发明还可W通过另外不同的【具体实施方式】加W实施或应用，本说明 书中的各项细节也可W基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或 改变。
[0033] 上述及其它技术特征和有益效果，将结合实施例及附图2W及3. 1-3. 7对本发明 的制作Sigma型错娃沟槽的方法进行详细说明。图2是本发明中制作Sigma型错娃沟槽的 方法的流程示意图；图3. 1-3. 7是本发明制作Sigma型错娃沟槽的方法的结构示意图。
[0034] 如图2所示，本发明提供了一种制作Sigma型错娃沟槽的方法，包括W下步骤： W35]