一种半导体器件电性测试方法
【技术领域】
[0001]本发明涉及半导体制造领域，特别涉及一种半导体器件电性测试方法。
【背景技术】
[0002]随着集成电路产业的发展，用户的需求也向体积更小化、能耗更低化发展，转变为对设计和工艺的要求就是特征尺寸进一步缩小，在保持器件性能的前提下降低工作电压和电流。这不仅需要更先进的制造工艺和材料，更需要更加精准的量测工具和手法来判断制造工艺是否达到要求。比如，进入90纳米技术节点后，半导体器件的最小工作电压仅仅只有不到I伏特，对应的工作电流则小于I μ Α，而非工作状态下的漏电流更是小到PA级，类似这种极小电流的检测对测试条件非常敏感，晶圆表面和周围的静电以及残存在半导体器件中的电荷都会对测试结果造成很大的干扰。
[0003]以N型MOS器件为例，栅极氧化物与多晶硅栅极位于源漏极之间，N型注入的源漏极位于P型阱中与周围器件互相隔离。半导体工艺通常会使用电子束、离子束设备，以及分布在周围环境的静电，在逐层工艺后，材料内、材料间可能无规则分布着一些自由电荷，在测试时通过连接线传导到测试设备端，对测试结果产生影响。
[0004]目前半导体制造厂通常的做法是在完成后段连线后再对前段工艺的半导体器件电性参数做测试，即晶圆验收测试(Wafer acceptance test，WAT)，这种测试方法采用尖端极细的探针与连接单一器件各端的金属焊盘相接触，通过加载不同的电压、电流组合收集相应的电性参数。在测试微小电流参数(如漏电流)时，增加测试时间，读取稳定后的测试值有助于排除金属焊盘表面的静电，但这种方法仍然不能排除半导体材料内部无规则分布的电荷干扰。
[0005]虽然测试方法已经做了相应的改进，采取多次测试的方法可以降低干扰，但即使是在除静电的小环境中完成，还是无法完全避免残存电荷对测试结果的影响。通常第一次测到的漏电流值比真实值高出近5?10倍，已经远远超出产品规格，对测试结果判断有很大影响。因此有必要发明一种能够排除晶圆表面和周围的静电以及残存在半导体器件中的电荷，提高测试准确性的测试方法。
【发明内容】
[0006]本发明提供一种半导体器件电性测试方法，其在漏极和源极上加载偏压后并释放电荷，在栅极与漏极上加载偏压后并释放电荷，最后对释放过电荷的半导体器件进行电性测试，确保将半导体器件中的电荷已释放至对电性测试的影响极其微小，这种方法可以排除晶圆表面和周围的静电以及残存在半导体器件中的电荷，提高测试准确性。
[0007]为达到上述目的，本发明提供一种半导体器件电性测试方法，包括以下步骤:
[0008]步骤一:将半导体的源极、漏极、栅极以及基底这四个引脚保持等电位；
[0009]步骤二:依次使所述漏区与所述基底之间形成的二极管、所述源区与所述基底之间形成的二极管开启，并释放电荷；
[0010]步骤三:在栅极氧化物下形成导电沟道后并释放电荷；
[0011]步骤四:将步骤三得到的半导体器件进行电性测试。
[0012]作为优选，步骤一中将半导体的源极、漏极、栅极以及基底这四个引脚保持等电位，则半导体器件中源区、漏区与阱区内电荷无序运动控制在各自区域内。
[0013]作为优选，步骤二中在所述漏极上加载偏压使得所述漏区与所述基底形成的二极管开启，在所述源极上加载偏压使得所述源区与所述基底形成的二极管开启。
[0014]作为优选，步骤二中在所述漏区与所述基底形成的二极管开启后，在所述源区与所述基底形成的二极管开启后，则所述源区、所述漏区内的电荷聚集在接地端。
[0015]作为优选，步骤二中释放电荷的方法为将所述源极、所述漏极、所述栅极和所述基底各个引脚连接地线。
[0016]作为优选，步骤三中使栅极氧化物下形成导电沟道为在所述栅极与所述漏极上同时加载等位的正向偏压或者负向偏压。
[0017]作为优选，步骤三中所述导电沟道内的电荷聚集于所述漏极。
[0018]作为优选，步骤三中释放电荷的方法为将所述源极、所述漏极、所述栅极和所述基底各个引脚连接地线。
[0019]作为优选，步骤四中将步骤三得到的半导体器件进行电性测试为测量非工作状态下半导体器件中源极、漏极的电流。
[0020]与现有技术相比，本发明的有益效果是:本发明提供一种半导体器件电性测试方法，包括以下步骤:
[0021]步骤一:将半导体的源极、漏极、栅极以及基底这四个引脚保持等电位；
[0022]步骤二:依次使所述漏区与所述基底之间形成的二极管、所述源区与所述基底之间形成的二极管开启，并释放电荷；
[0023]步骤三:在栅极氧化物下形成导电沟道并释放电荷；
[0024]步骤四:将步骤三得到的半导体器件进行电性测试。
[0025]本发明提供的半导体器件电性测试方法，其在漏极和源极上加载偏压后并释放电荷，在栅极与漏极上加载偏压后并释放电荷，最后对释放过电荷的半导体器件进行电性测试，即通过加载偏压的方式来驱离半导体器件内的无序电荷，确保将半导体器件中的电荷已释放至对电性测试的影响极其微小，因此这种方法可以逐步排除半导体器件内源区、漏区、阱区内的无序电荷，提高电性测试准确性。
【附图说明】
[0026]图1为NMOS器件内无序电荷干扰测试的示意图；
[0027]图2为本发明提供的测试方法使用的NMOS器件上加载偏压时序图；
[0028]图3为本发明提供的测试方法使用的PMOS器件上加载偏压时序图；
[0029]图4为本发明提供的测试方法的流程图。
[0030]图中:1-基底、2-源极、20-源区、3-漏极、30-漏区、4-P型讲区、5-棚.极、6-棚.极氧化物、7-无序电荷、8-接地端；
[0031]Vd-加载于漏极的电压、Vs-加载于源极的电压、Vg-加载于栅极的电压、
[0032]Vbulk-接地端的电压。
【具体实施方式】
[0033]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0034]实施例一
[0035]请参照图1，以NMOS器件为例，栅极氧化物6与多晶硅栅极5位于源极2和漏极3之间，N型注入的源极2、漏极3位于P型阱区4中与周围器件互相隔离。在做电性检测时，与半导体器件电性参数相关工艺，如有源区、栅极图形工艺，离子注入与离子激活工艺都已经完成，各独立器件皆可以正常运作。因此半导体器件在经过许多的前段工艺处理后，在各个区域之间，存在着许多无序电荷7对电性测