用于esd保护的触发电路的制作方法
【技术领域】
[0001]本发明涉及一种半导体集成电路器件，特别是涉及一种用于静电释放(ElectroStatic Discharge，ESD)保护的触发电路。
【背景技术】
[0002]如图1所示，是现有ESD保护电路图，现有ESD保护电路包括NMOS管NlOl和电阻R101，NM0S管NlOl的漏极连接输入输出(1)衬垫(PAD) 100，NMOS管NlOl的源极接地，电阻RlOl连接在NMOS管NlOl的栅极和源极之间。在ESD正脉冲产生时，ESD正脉冲会使高压通过NMOS管NlOl的漏栅电容耦合到栅极使NMOS管NlOl打开，从而实现静电释放。
[0003]图1中作为输出电路的N型驱动管(N_driver)即NMOS管N102也会直接接触到ESD正脉冲，NMOS管N102的漏极连接输入输出衬垫100、源极接地，NMOS管N102的栅极连接驱动信号Pre-drive，驱动信号Pre-drive由内部电路(未示出)提供。NMOS管N102本来是作为输出电路的驱动管的，由于NMOS管N102的漏极之间和输入输出衬垫100连接，故NMOS管N102本身要具有ESD自保护能力。
[0004]现有技术中，为了使N_driver管即NMOS管102具有ESD自保护能力，一般N_driver管需要按照ESD的规则(rule)来设计，即通过按照ESD的规则(rule)来设计使得N_driver有ESD自保护的能力。因为普通常规(normal)的NMOS的ESD自保护能力是相当弱的。而在ESD的rule中，一般都需要NMOS在漏区(drain)端增加娃化物阻挡层(silicideblock, SB)。如图2所示，是采用图1所示ESD保护电路时驱动管的版图，P阱(PW) 101中形成有P型扩散区(Pdif) 102，内部形成有作为源区和漏区的N型扩散区(Ndif) 103，多晶硅栅104包括并排排列的多根，图2中示意出了两根多晶硅栅104，漏区位于两个多晶硅栅104之间，源区位于两根多晶硅栅104的外侧，虚线框105所示区域为硅化物阻挡层形成区域，虚线框106为漏极引出区域。尺寸A为多晶硅栅104的边缘到漏极引出区边缘之间的距离，rule A即按照ESD的规则的尺寸A —般在2微米以上。
[0005]而有些应用比如大驱动、开关管等要求使用的NMOS非常大，通常要到几千甚至几万微米的线宽，这个时候如果按照ESD的rule来设计会需要非常大的1面积。如果按照normal rule来设计，常常不能均勾开启，ESD自保护能力差，导致ESD达不到标准，给芯片的ESD保护设计带来较大的困难。
【发明内容】
[0006]本发明所要解决的技术问题是提供一种用于ESD保护的触发电路，能减少输出驱动管的面积从而减少输入输出电路的面积以及能增加输出驱动管的ESD自保护能力。
[0007]为解决上述技术问题，本发明提供的用于ESD保护的触发电路用于在ESD事件产生时触发输出驱动管均匀开启实现ESD电流泄放。
[0008]所述输出驱动管包括第一 NMOS管。
[0009]所述触发电路包括第一触发电路。
[0010]所述第一触发电路包括第一齐纳二极管、第一电阻、第二电阻和第二 NMOS管。
[0011]所述第一齐纳二极管的阴极接输入输出衬垫，所述第一电阻串联在所述第一齐纳二极管的阳极和地之间。
[0012]所述第二 NMOS管的栅极连接所述第一齐纳二极管的阳极，所述第二电阻连接在所述第二 NMOS管的漏极和所述输入输出衬垫之间，所述第二 NMOS管的源极连接所述第一NMOS管的栅极。
[0013]所述第一 NMOS管的漏极连接所述输入输出衬垫，所述第二 NMOS管的源极接地。
[0014]进一步改进是，所述第一 NMOS管的栅极接内部电路。
[0015]进一步改进是，所述第一电阻为100欧姆以上，所述第二电阻为100欧姆以上。
[0016]进一步改进是，所述第一齐纳二极管的击穿电位大于所述输入输出衬垫的应用电压。
[0017]本发明的触发电路能在ESD事件产生即产生ESD脉冲时使输出驱动管均匀开启，从而能通过具有大尺寸的输出驱动管来进行ESD电流泄放，能提高ESD保护能力。相对于现有ESD保护电路中没有接ESD事件触发信号的输出驱动管，本发明还能减少输出驱动管的面积从而减少输入输出电路的面积以及能增加输出驱动管的ESD自保护能力。
【附图说明】
[0018]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0019]图1是现有ESD保护电路图；
[0020]图2是采用图1所示ESD保护电路时驱动管的版图；
[0021]图3是本发明实施例用于ESD保护的触发电路。
【具体实施方式】
[0022]如图3所示，是本发明实施例用于ESD保护的触发电路，本发明实施例中以用于ESD正脉冲保护的触发电路为例进行说明，本发明实施例的用于ESD保护的触发电路用于在ESD事件产生时触发输出驱动管均匀开启实现ESD电流泄放。
[0023]所述输出驱动管包括第一 NMOS管NI。
[0024]所述触发电路包括第一触发电路。
[0025]所述第一触发电路包括第一齐纳二极管Dl、第一电阻Rl、第二电阻R2和第二 NMOS
管N2。
[0026]所述第一齐纳二极管Dl的阴极接输入输出衬垫1，所述第一电阻Rl串联在所述第一齐纳二极管Dl的阳极和地GND之间。
[0027]所述第二NMOS管N2的栅极连接所述第一齐纳二极管Dl的阳极，所述第二电阻R2连接在所述第二 NMOS管N2的漏极和所述输入输出衬垫I之间，所述第二 NMOS管N2的源极连接所述第一 NMOS管NI的栅极。
[0028]所述第一 NMOS管NI的漏极连接所输入输出衬底，所述第二 NMOS管N2的源极接地 GND ο
[0029]所述第一 NMOS管NI的栅极接内部电路2。
[0030]较佳为，所述第一电阻Rl为100欧姆以上，所述第二电阻R2为100欧姆以上。
[0031]所述第一齐纳二极管Dl的击穿电位大于所述输入输出衬垫I的应用电压，比如对于常规的5V应用，所述第一齐纳二极管Dl的击穿电压一般在6.5V左右。当ESD事件在所述输入输出衬垫I端发生时，会抬升所述输入输出衬垫I上的电位。当所述输入输出衬垫I的电位抬升到一定值时，会使得所述第一齐纳二极管Dl发生击穿，电流会流过所述第一齐纳二极管Dl和所述第一电阻R1，使得所述第二 NMOS管N2的栅极处于高电位，开启所述第二 NMOS管N2的沟道，并且对1端即所述输入输出衬垫I端的电压进行钳位。所述第二NMOS管N2的沟道开启后，所述输入输出衬垫I上的电位会通过第二电阻R2和第二 NMOS管N2传输到N_Driver即第一 NMOS管NI的栅极端。因为是电压传输，因此不会对内部电路2和N_Driver的栅极造成损伤。N_Driver的栅极端处于高电位，使得大面积的N_Driver的沟道能够均匀开启，帮助ESD电流从1即所述输入输出衬垫I端到地GND的泄放，从而提高N_Driver的ESD自保护能力。
[0032]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【主权项】
1.一种用于ESD保护的触发电路，其特征在于，触发电路用于在ESD事件产生时触发输出驱动管均匀开启实现ESD电流泄放； 所述输出驱动管包括第一 NMOS管； 所述触发电路包括第一触发电路； 所述第一触发电路包括第一齐纳二极管、第一电阻、第二电阻和第二 NMOS管； 所述第一齐纳二极管的阴极接输入输出衬垫，所述第一电阻串联在所述第一齐纳二极管的阳极和地之间； 所述第二 NMOS管的栅极连接所述第一齐纳二极管的阳极，所述第二电阻连接在所述第二 NMOS管的漏极和所述输入输出衬垫之间，所述第二 NMOS管的源极连接所述第一 NMOS管的栅极； 所述第一 NMOS管的漏极连接所述输入输出衬垫，所述第二 NMOS管的源极接地。2.如权利要求1所述的用于ESD保护的触发电路，其特征在于:所述第一NMOS管的栅极接内部电路。3.如权利要求1所述的用于ESD保护的触发电路，其特征在于:所述第一电阻为100欧姆以上，所述第二电阻为100欧姆以上。4.如权利要求1所述的用于ESD保护的触发电路，其特征在于:所述第一齐纳二极管的击穿电位大于所述输入输出衬垫的应用电压。
【专利摘要】本发明公开了一种用于ESD保护的触发电路，用于在ESD事件产生时触发输出驱动管均匀开启实现ESD电流泄放；输出驱动管包括第一NMOS管；触发电路包括第一齐纳二极管、第一电阻、第二电阻和第二NMOS管；第一齐纳二极管的阴极接输入输出衬垫，第一电阻串联在第一齐纳二极管的阳极和地之间；第二NMOS管的栅极连接第一齐纳二极管的阳极，第二电阻连接在第二NMOS管的漏极和输入输出衬垫之间，第二NMOS管的源极连接第一NMOS管的栅极；第一NMOS管的漏极连接输入输出衬垫，第二NMOS管的源极接地。本发明能减少输出驱动管的面积从而减少输入输出电路的面积以及能增加输出驱动管的ESD自保护能力。
【IPC分类】H01L23/60
【公开号】CN105185771
【申请号】CN201510458487
【发明人】邓樟鹏
【申请人】上海华虹宏力半导体制造有限公司
【公开日】2015年12月23日
【申请日】2015年7月30日