一种可选择性配置连接的高密度集成电路测试芯片及其制作方法
【技术领域】
[0001]本发明属于微电子测试技术领域，具体涉及一种可选择性配置连接的高密度集成电路测试芯片及其制作方法。
【背景技术】
[0002]随着集成电路的设计规模不断扩大，单一芯片上的电子器件密度越来越大，则电子器件的特征尺寸越来越小，同时集成电路工艺流程包含着很多复杂的工艺步骤，每一步都有特定的工艺制造偏差，从而导致了集成电路芯片的成品率降低。在可制造性设计的背景下，为了提高集成电路产品的成品率，缩短成品率成熟周期，业界普遍采用基于特殊设计的测试芯片的测试方法，通过对测试芯片的测试来获取制程和设计良率改善所必须的数据。
[0003]短程测试芯片和可寻址测试芯片是集成电路芯片制造过程中经常采用的两种测试芯片类型。可寻址测试芯片利用译码器和开关选择电路实现了多个测试结构共用焊盘的目的，但是由于要求使用较复杂的辅助电路，对于已成型产品上的元件无法进行测试；而短程测试芯片因其生产周期短、测试灵活、测试精度高而得到广泛的应用。
[0004]在传统的短程测试芯片中，各个待测元件的各个端子需要单独的连接到终端焊盘上，因此每个待测元件需要连接两个或多个焊盘，这些待测元件与焊盘有可能放置在同一层上，也可能待测元件的连接端子经过一层接触孔与焊盘层上的焊盘一一对应相连接。
[0005]由于短程测试芯片的焊盘尺寸较大，而每个待测元件需要经过较长的布线才能连接多个焊盘，传统测试芯片的平面上须有不少预留空间用于放置待测元件、放置连线等，导致待测元件摆放的面积利用率很低。而为了测量更多的元件，传统上可以设计制造数种短程测试芯片，每种测试芯片上的一组焊盘选择附近不同的待测元件端子相连接；但依照传统的方法，这里每种测试芯片的走线方案之间没有相互参考关系，走线图形之间相互无重复，使得每种测试芯片制造过程中均需要完全不同的多层连接层掩模，因此为了测量更多的元件，总的掩模生产成本也将随元件数目成倍增加。
【发明内容】
[0006]针对现有技术所存在的上述技术问题，本发明提供了一种可选择性配置连接的高密度集成电路测试芯片及其制作方法，可以实现焊盘和测试元件的高密度放置，提高测试芯片面积利用率。
[0007]—种可选择性配置连接的高密度集成电路测试芯片，自下而上包括:待测元件层、导体层LA、导体层LB以及焊盘层；其中:
[0008]所述的待测元件层上包含有多个待测元件，所述的待测元件具有若干个连接端子；所述的焊盘层上包含有多个用于测试的焊盘；所述的导体层LA上具有由若干无交集导体岛组成的可配置通孔连接区域RA，所述的导体层LB上具有由若干无交集导体岛组成的可配置通孔连接区域RB ;
[0009]所述待测元件的连接端子通过导体连线与可配置通孔连接区域RA中的导体岛实现电学连接，所述的焊盘通过导体连线与可配置通孔连接区域RB中的导体岛实现电学连接；根据待测元件连接端子与焊盘的目标连接关系，可配置通孔连接区域RA中特定的导体岛通过可配置通孔与可配置通孔连接区域RB中特定的导体岛实现一对一的电学连接。
[0010]进一步地，所述的待测元件层、焊盘层、导体层LA和导体层LB相互平行叠放，所述的可配置通孔与待测元件层、焊盘层、导体层LA和导体层LB垂直。
[0011 ] 进一步地，所述的可配置通孔连接区域RA和RB中均含有多个候选通孔位置，所述的候选通孔位置分布于导体岛内。
[0012]进一步地，根据待测元件连接端子与焊盘的目标连接关系，从可配置通孔连接区域RA和RB中选择特定的候选通孔位置制造通孔用以连接导体层LA和导体层LB，使可配置通孔连接区域RA和RB中特定的导体岛之间实现一对一的相互连接。
[0013]进一步地，所述的待测元件层与导体层LA合并为同一层，即待测元件层上具有由若干无交集导体岛组成的可配置通孔连接区域RA，所述待测元件的连接端子通过导体连线与同层可配置通孔连接区域RA中的导体岛实现电学连接。
[0014]进一步地，所述的焊盘层与导体层LB合并为同一层，即焊盘层上具有由若干无交集导体岛组成的可配置通孔连接区域RB，所述的焊盘通过导体连线与同层可配置通孔连接区域RB中的导体岛实现电学连接。
[0015]上述高密度集成电路测试芯片的制造方法，包括如下步骤:
[0016](I)制造出含有若干待测元件的待测元件层，并为每个待测元件的连接端子制造出导体连线；
[0017](2)制造出含有可配置通孔连接区域RA的导体层LA，且使待测元件连接端子通过导体连线与可配置通孔连接区域RA中对应的导体岛相连接，实现待测元件与导体层LA的连接；
[0018](3)制造可配置通孔层，在该层内制造有垂直方向的可配置通孔，通孔位置处于导体层LA上可配置通孔连接区域RA的导体岛区域内，这些通孔用于后续步骤中和上层导体相连接；
[0019](4)制造出含有可配置通孔连接区域RB的导体层LB ;根据待测元件连接端子与焊盘的目标连接关系，使可配置通孔连接区域RB中特定的导体岛通过步骤(3)中的可配置通孔实现与导体层LA上可配置通孔连接区域RA中特定的导体岛一一连接；
[0020](5)制造出含有若干焊盘的焊盘层，为每个焊盘制造出导体连线，并使焊盘通过导体连线与导体层LB上可配置通孔连接区域RB中对应的导体岛相连接。
[0021]所述待测元件层上的待测元件放置在用于连接其端子进行测试的焊盘的正下方或正下方附近位置，且每次流片制造后的测量中一个焊盘最多只能连接一个元件连接端子。
[0022]所述的待测元件层、导体连线、导体层LA、可配置通孔层、导体层LB和焊盘层均采用光刻工艺方法制造；在制造工艺许可条件下可以采用电子束直写、聚焦离子束沉积或聚焦离子束刻蚀的工艺方法制造。
[0023]所述的导体连线、导体层LA、可配置通孔层、导体层LB和焊盘层均采用铜或铝制造而成；在制造工艺许可条件下，各层可以采用不同的导体材料分层或分段制造；所述的通孔和焊盘可采用与其相连接的导体连线相同或者不同的材料制造而成。
[0024]按照上述方法制造出测试芯片后可以实现对待测元件中的全部或者一部分元件的测量；对待测元件层中其它的待测元件进行测量时，焊盘层、导体层LA和导体层LB的制造是相同的，区别在于LA和LB之间的可配置通孔的制造会因测试方案不同而有不同。
[0025]本发明中的可选择性配置连接的高密度集成电路测试芯片，一方面可以实现焊盘和测试元件的高密度放置，提高测试芯片面积利用率；另一方面在测试芯片设计过程中设计出了可配置通孔连接区域，对各个待测元件进行测试时只需要改变相应的通孔配置方案并制造通孔层即可实现待测元件与焊盘的连接，而不再需要重新设计其它连接层的走线。
[0026]在短程测试芯片制造中，按照本发明进行焊盘和测试元件的高密度放置，可从相同面积的测试芯片上获得更多元件的测量信息。在为了测试更多元件而制造数种短程测试芯片时，本发明中可配置通孔层掩模的制造成本要远低于数套完整掩模的制造成本。以上两方面的特点可帮助大幅降低实际测试芯片的生产成本。
【附图说明】
[0027]图1 (a)为现有一种集成电路测试芯片的结构示意图。
[0028]图1 (b)为现有另一种集成电路测试芯片的结构示意图。
[0029]图2为本发明可选择性配置连接的高密度集成电路测试芯片第一种实例的结构示意图。
[0030]图3为连接端子与焊盘实现一对多连接的示意图。
[0031]图4为本发明可选择性配置连接的高密度集成电路测试芯片第二种实例的结构示意图。
[0032]图5为本发明可选择性配置连接的高密度集成电路测试芯片第三种实例的结构示意图。
【具体实施方式】
[0033]传统的短程测试芯片如图1所示。图1 (a)中，待测元件102和焊盘103分布在同一层101上，待测元件的每个端子通过同层的导体连线104分别连接到附近的焊盘上。一般测试芯片上包含多个待测元件及焊盘，但由于焊盘数量是待测元件数量的几倍，测试芯片上还要留出用于布线的位置，因此能够摆放的待测元件数量有限，且每次更换待测元件进行测量都需要不同的掩模以制造不同的连线。如图1(b)所示，待测元件和焊盘分别分布在不同层上，若干待测元件102分布在待测元件层101上，若干焊盘103分布在焊盘层105上，待测元件的各连接端子通过导体连线104与上层焊盘实现一对一连接。待测元件和焊盘分别分布在不同层的方法提高了测试芯片的面积利用率，但是由于绝大部分的待测元件的连接端子正上方都没有刚好与之对应连接的焊盘，所以除了图1(b)中的垂直方向上的导体连线外，往往还需要很多水平导体连线实现端子和焊盘的连接，因此测试不同批的待测元件，其流片的待测元件层和焊盘层都需要不同的掩模来制造出来，所需掩模成本很高，且由于有大量的水平导体连