一种第一层金属沟槽刻蚀方法
【技术领域】
[0001] 本发明涉及集成电路制造技术领域，特别涉及一种第一层金属沟槽刻蚀方法。
【背景技术】
[0002] 集成电路制程在不断发展，器件的特征尺寸也不断减小，纳米级以及次纳米级技 术节点日益成熟。从45/40nm技术节点开始，后段工艺制程中介电材料ILD基本使用孔隙 率较大的低k(Low-k)介电质薄膜，其机械性能随空隙率增大而相应地大为减弱。有研究证 明，介电材料的机械性质在CMP后缺陷产生过程中扮演重要角色，具体是指：提高介电材料 表面的机械性质能显著较少CMP造成的机械损伤。因此业界据此引入新的集成方案：使用 金属硬掩模层（MHM)作为掩蔽，然后在Low-k的介电材料ILD中进行第一层金属沟槽干法 刻蚀，第一层金属填充和CMP，以减小实际k值（krff)与ILD的体材料k值，即刚完成淀积后 的k值之间的差异，以提高集成方案的品质因数。
[0003] 现有技术的方法为：在孔隙率较大的低k(Low-k)薄膜上方先淀积一层很薄的介 电保护层（DPL)，其材料可以是SiC或者Si02/Si0N，然后淀积金属硬掩模层（MHM)，随后再 进行第一层金属沟槽干法刻蚀，第一层金属填充和CMP。有试验数据证明，采用上述集成方 案，其品质因数Ak = kd/k均有减小。
[0004] 如附图Ia~Ic所示，现有工艺流程在前层接触孔108的WCMP完成后，第一层金 属沟槽刻蚀的具体步骤为：
[0005] I. CVD生长由SICN构成的第一层金属的刻蚀停止层（stop layer) 106 ;
[0006] 2. CVD生长Low-k介电质层105,在其上方生长由SION构成介电保护层104 ;
[0007] 3. PVD淀积TiN为金属硬掩模层（MHM) 103 ;
[0008] 4. CVD生长由SION构成氧化层硬掩膜层102 ;涂BARC 101和光刻胶100并进行金 属硬掩模层（MHM)干法刻蚀；
[0009] 5.去光刻胶，以金属硬掩模层（MHM)为掩模层继续做第一层金属沟槽干法刻蚀。
[0010] 其中，前层接触孔CT的ILD 107介质材料为Si02。
[0011] 其中，步骤2中第一层金属的刻蚀停止层其作用，一方面是防止low-k材质被金属 硬掩模层污染，另一方面也作为金属硬掩模层的停止层，还能够增强Low-k介电质层的机 械性能。
[0012] 其中，步骤4中涂BARC和光刻胶并显影形成第一层金属沟槽图形后进行的金属硬 掩模层（MHM)干法刻蚀，反应停止在金属硬掩模层（MHM)下方的SION介电保护层中，按第 一层金属沟槽图形刻蚀，完全穿透并打开金属硬掩模层（MHM)。
[0013] 如附图2所示，左边图例为硅片中间区域结构，右边图例为硅片边缘区域结构。以 硅片中间区域结构为例，现有技术的第一层金属沟槽刻蚀工艺一般分为3个步骤，第一步 刻蚀金属硬掩模层IOlc下边的介电保护层102c和大部分的Low-k介电质层103c，第二步 采用光学终点监测方法来刻蚀剩余的Low-k介电质层和由SiCN构成的刻蚀停止层104c， 第三步是刻蚀Si02构成的接触孔ILD介质105c，使接触孔106c上端W有部分显露在ILD 外部，以确保第一层金属填入后能够与接触孔有很好的联结，一般接触孔ILD的刻蚀量为 1 50 ~ 300A。由于现有工艺的第二步刻蚀采用光学终点监测的方法，能保证一旦刻完SiCN 便立即停止刻蚀，所以第二步刻蚀的刻蚀均匀性和负载效应比较好。而第三步刻蚀通常由 时间控制，其刻蚀效果直接决定了第一层金属沟槽刻蚀负载效应。负载效应是等离子体浓 度和刻蚀速率的相关性。干法刻蚀在硅片中间区域的刻蚀速率往往大于其在边缘区域刻蚀 速率，于是存在负载效应，其结果会导致硅片中间区域刻蚀掉的ILD比边缘区域多，也就是 针对同样的第一层金属沟槽结构，在硅片中间区域刻蚀后留下的沟槽体积将大于其在硅片 边缘区域，比较附图2中的左右图例，由于存在负载效应，左边图例中接触孔106c上端W显 露在ILD外的高度大于图中右边图例中接触孔106e上端W的部分。
[0014] 第一层金属沟槽刻蚀后的负载效应（指硅片中间和边缘的差异）会影响第一层金 属的填充，也就是影响第一层金属工艺参数的均匀度，而第一层金属的工艺参数对整个后 段影响较大，所以就需要平衡沟槽负载效应和沟槽形貌两个方面。业界就是通过调节第三 步刻蚀中的干法刻蚀参数来平衡沟槽形貌和沟槽负载效应的，其理想的最优方案便是调整 第三步刻蚀，使其在不影响第一层金属沟槽形貌或对沟槽形貌影响最小的同时优化沟槽 负载效应。
[0015] 理想的最优方案在实际工艺中却难以实现。其原因在于，上述针对第三步干法刻 蚀调节主要是变动刻蚀程序中的参数，包括气压，DC偏压，刻蚀气流等，希望通过单纯的改 变以上单个参数或多个参数的组合改善等离子在刻蚀腔体内的整体均匀性和方向性，达到 均衡硅片中中间区域和边缘区域的刻蚀速率的目的。然而上述参数同时也是影响沟槽形貌 的主要参数，例如，气压和刻蚀气体流量的变动会直接影响刻蚀速率；DC偏压的变化是等 离子平面密度分布的主要原因；气压和刻蚀气体流量和DC偏压的变化组合更是直接影响 等离子刻蚀轰击的方向，会改变沟槽侧壁的垂直角度，沟槽开口线宽大小等，继而改变沟槽 形貌。因此希望通过调节第三步刻蚀中的干法刻蚀参数来平衡沟槽形貌和沟槽负载效应， 很难鱼和熊掌，两者兼得，往往是采取各自让步的折中方案。这对于对技术要求日益提高的 现代集成电路制程不是最优方案。
[0016] 实际操作中，沟槽形貌相对比较容易达到工艺要求，而在不影响沟槽形貌的情况 下，因为机台的不同特性、设置等因素，负载效应往往较难达到工艺要求。因此需要开发一 种新的集成方案，在不影响第一层金属沟槽形貌的同时更好的优化负载效应，以达到保证 第一层金属的工艺参数的一致性，进而优化整个器件工艺参数均一性的最终目的。
【发明内容】
[0017] 本发明所要解决的技术问题是在不影响第一层金属沟槽形貌的同时更好的优化 负载效应，以达到保证第一层金属的工艺参数的一致性，进而优化整个器件工艺参数均一 性的最终目的。
[0018] 为解决上述技术问题，本发明提出了一种第一层金属沟槽刻蚀方法，采用干法刻 蚀和湿法刻蚀结合的方法完成第一层金属沟槽刻蚀，达到不影响沟槽形貌的同时优化负载 效应的结果。
[0019] 本发明提出一种第一层金属沟槽刻蚀方法，硅片前道制程中接触孔层的ILD介质 为Si02,且已完成接触孔的W CMP，其步骤包括：
[0020] 步骤SOI :淀积第一层金属沟槽刻蚀停止层；
[0021 ] 步骤S02 :淀积Low-k介电质层，淀积金属硬掩模层刻蚀停止层；
[0022] 步骤S03 :淀积金属硬掩模层；
[0023] 步骤S04 :光刻第一层金属沟槽图形；
[0024] 步骤S05 :干法刻蚀金属硬掩膜层并去胶；
[0025] 步骤S06 :光刻第一层金属收缩沟槽图形；
[0026] 步骤S07 :干法刻蚀Low-k介电质层和第一层金属沟槽刻蚀停止层，并去胶；
[0027] 步骤S08:湿法刻蚀接触孔ILD，并硅片清洗。
[0028] 可选的，步骤SOl所述第一层金属沟槽刻蚀停止层为CVD淀积生成的含N的SiC 薄膜SiCN，厚度为I 00 ~ 250Λ;
[0029] 可选的，步骤S02所述Low-k介电质层薄膜的厚度为1,5:00 ~ 3000Λ，金属硬掩模 层刻蚀停止层为SION薄膜层，厚度为I 00 ~ 3(H)A,两种薄膜均由CVD淀积生成；
[0030] 可选的，步骤S03所述金属硬掩模层为TiN，由PVD形成，厚度为1:00 ~ 3??)Α;
[0031] 可选的，步骤S04所述光刻第一层金属沟槽图形在涂铺BARC和光刻胶前由CVD淀 积SION作为氧化层硬掩膜层；
[0032] 优选的，所述氧化层硬掩膜层SION厚度为〗()()~3()〇Α;
[0033] 可选的，步骤S05所述金属掩膜层干法刻蚀停止在金属硬掩模层刻蚀停止层中；
[0034] 可选的，步骤S06所述第一层金属收缩沟槽图形与步骤S04所述第一层金属沟槽 图形版图相同，