>[0043]接着，图案化顶导电层146、绝缘层144以及底导电层142，而同时于电容区A以及电阻区B中形成一图案化堆叠结构140a，其中图案化堆叠结构140a由下至上包含一底导电层142a、一绝缘层144a以及一顶导电层146a，如图2所示。详细而言，可先例如进行一蚀刻暨光刻(photolithography)制作工艺图案化顶导电层146,而形成顶导电层146a ;然后，再进行一蚀刻暨光刻(photolithography)制作工艺同时图案化绝缘层144以及底导电层142，而形成绝缘层144a以及底导电层142a，但本发明的制作工艺步骤非限于此。在其他实施例中，可进行多次蚀刻制作工艺分别图案化顶导电层146、绝缘层144以及底导电层142，或者依序沉积并蚀刻底导电层142、绝缘层144以及顶导电层146，视实际所需形成的图案化堆叠结构140a的图案而定。
[0044]如图3所示，沉积一第二介电层150于图案化堆叠结构140a上。第二介电层150可例如为一氧化层，其例如以化学氧化(chemical oxide)制作工艺形成,但本发明不以此为限。如此一来，图案化堆叠结构140a则夹置于第一介电层130以及第二介电层150之间。
[0045]接着，先例如以蚀刻制作工艺图案化第二介电层150，而于第二介电层150中形成多个接触洞V1、V2、V3、V4、V5、V6并形成第二介电层150a，其中各接触洞V1、V2、V3、V4、V5、V6分别暴露出下方的顶导电层146a或底导电层142a，如图4所示。在本实施例中，接触洞V1、V4、V5暴露出顶导电层146a，而接触洞V2、V3、V6暴露出底导电层142a，但本发明不以此为限，视后续欲连接的接触插塞的位置及分别在电容区A以及电阻区B所欲形成的结构而定。
[0046]接续，同时填入金属于接触洞V1、V2、V3、V4、V5、V6中，而于第二介电层150a中形成一第一金属插塞162、一第二金属插塞164、一第三金属插塞166、一第四金属插塞168以及一第五金属插塞169，如图5所示。所填入的金属可例如为铜，但本发明不以此为限。第一金属插塞162以及第二金属插塞164分别接触电容区A的顶导电层146a以及底导电层142a，因而使在电容区A中的图案化堆叠结构140a构成一电容Cl。第三金属插塞166以及第四金属168分别接触电阻区B的底导电层142a以及顶导电层146a，并且第五金属插塞169则分别以二接触插塞169a以及169b接触电阻区B的顶导电层146a以及底导电层142a，因而使在电阻区B中的图案化堆叠结构140a构成一无感电阻R1。本实施例以双镶嵌(dual damascene)制作工艺形成第一金属插塞162、第二金属插塞164、第三金属插塞166、第四金属插塞168以及第五金属插塞169，但本发明不以此为限。
[0047]在本实施例中，第五金属插塞169以接触插塞169a以及169b分别连接顶导电层146a以及底导电层142a，但在其他实施例中，则可以单一接触插塞(未绘示)同时接触顶导电层146a以及底导电层142a。本发明的目的为将顶导电层146a以及底导电层142a电连接，使流经顶导电层146a以及底导电层142a的电流P1、P2方向相反且大小相等，以抵销二电流P1、P2所产生的磁场，因而形成无感电阻Rl。
[0048]在一优选的实施例中，位于第三金属插塞166以及第五金属插塞169的接触插塞169b之间的底导电层142a,与位于第四金属插塞168以及第五金属插塞169的接触插塞169a之间的顶导电层146a，具有相同图案，如此更可对应抵销电流P1、P2所产生的局部磁场，而形成更佳的无感电阻R1。图6绘示本发明一实施例的集成电路的电阻区的布局图。如图6所不,第三金属插塞166、底导电层142a以及第五金属插塞169的接触插塞169b形成一半封闭的回路，而第四金属插塞168、顶导电层146a以及第五金属插塞169的接触插塞169a形成一半封闭的回路。再者,位于第三金属插塞166以及第五金属插塞169的接触插塞169b之间的底导电层142a,与位于第四金属插塞168以及第五金属插塞169的接触插塞169a之间的顶导电层146a，都具有相同的多个U形弯曲的图案，线宽相等且彼此上下对应，故能实质上完全彼此抵销电流PU P2所产生的局部磁场。然而，图6仅为本发明所应用的一无感电阻Rl的布局图案，本发明也可应用其他的布局图案。
[0049]在此一提，电容Cl与无感电阻Rl绝缘，能独立操作电容Cl与无感电阻Rl。在本实施例中，位于电容区A的图案化堆叠结构140a与位于电阻区B的图案化堆叠结构140a之间以第一介电层130接触第二介电层150a，而将电容Cl与无感电阻Rl绝缘。再者，在本实施例中，电容Cl与无感电阻Rl以同一制作工艺形成，而设置于同一水平高度中。更详细而言，电容Cl的底导电层142a与无感电阻Rl的底导电层142a设置于同一水平高度；电容Cl的绝缘层144a与无感电阻Rl的绝缘层144a设置于同一水平高度；电容Cl的顶导电层146a与无感电阻Rl的顶导电层146a设置于同一水平高度。
[0050]承上，本发明所应用的第一实施例以端接电阻区B的顶导电层146a与底导电层142a，而形成无感电阻R1。如此一来，本发明仅以同一制作工艺即可整合电容及无感电阻，因而能简化制作工艺并降低制作工艺成本。此外，第一实施例以双层的结构所形成的无感电阻，相较于一般单层电阻结构可节省一半面积。再者，第一实施例的电阻的布局图无特别限制，故具有布局图的设计弹性的优点。另外，本发明可直接整合于一般逻辑电路制作工艺、双镶嵌(dual damascene)制作工艺或者有机重布局(organic redistribut1nlayout)制作工艺等。
[0051]以下，再提出仅以单一层顶导电层146a或者单一层底导电层142a，形成无感电阻的方法。
[0052]图7绘示本发明一第二实施例的集成电路的剖面示意图。如图7所示，电容区A中所形成的电容Cl与第一实施例相同。电阻区B中则以第三金属插塞266以及第五金属插塞269接触同一顶导电层246a,以形成一无感电阻R2。在此强调,接触第三金属插塞266以及第五金属插塞269的顶导电层246a在第三金属插塞266以及第五金属插塞269之间具有一对称的图案，使流经第三金属插塞266以及第五金属插塞269之间的顶导电层246a的电流P3，可在各局部处彼此抵销所形成的磁场，而形成无感电阻R2。
[0053]以下提出二第三金属插塞266以及第五金属插塞269之间的顶导电层246a的布局图案的实施例，但本发明不限于此。如图8所7K,第三金属插塞266、顶导电层246a以及第五金属插塞269形成一半封闭的回路。第三金属插塞266以及第五金属插塞269之间的顶导电层246a具有一细长的U形图案，其中U形图案的两臂246aa、246ab互相平行对应且相距的距离dl远小于两臂246aa、246ab的长度11，因此流经U形图案的臂246aa与流经U形图案的臂246ab的大小相等且方向相反的电流P3，可实质上完全抵销，而形成无感电阻R2。或者,如图9所不,第三金属插塞266、顶导电层246a以及第五金属插塞269形成一半封闭的回路。第三金属插塞266以及第五金属插塞269之间的顶导电层246a具有二细长的U形图案246ac、246ad，其中U形图案246ac、246ad彼此平行对应且相距的距离d2远小于各U形图案246ac、246ad的总长，因此流经U形图案246ac、246ad的大小相等且方向相反的电流P3，可实质上完全抵销，而形成无感电阻R2。
[0054]承上，第二实施例仅以单一层顶导电层246a形成无感电阻R2。然而，本发明也可改以将第三金属插塞266以及第五金属插塞269分别接触底导电层242a而得一无感电阻(未绘示)。如此一来，第二实施例也可具有同一制作工艺即可整合电容及无感电阻，因而能简化制作工艺并降低制作工艺成本的优点。再者，第一实施例的电阻的布局图无特别限制，故具有布局图的设计弹性的优点。另外，本发明可直接整合于一般逻辑电路制作工艺、双壤嵌(dual damascene)制作工艺或者有机重布局(organic redistribut1n layout)制作工艺等。
[0055]再者，如图10所示，除了以单一层顶导电层246a形成无感电阻R2之外，可再形成一第四金属插塞268以及一第六金属插塞267于第二介电层150a中，并接触电阻区B的底导电层242a。同样地,接触第四金属插塞268以及第六金属插塞267的底导电层242a在第四金属插塞268以及第六金属插塞267之间具有一对称的图案,使流经第四金属插塞268以及第六金属插塞267之间的底导电层242a的电流P4,可在各局部彼此抵销所形成的磁场，而形成另一无感电阻R3。再者，流经顶导电层246a的电流P3以及流经底导电层242a的电流P4较佳为方向相反，以更进一步抵销彼此所产生的磁场。因此，通过各形成无感电阻的双层结构设置，相较于一般单层电阻结构则可节省一半面积。
[0056]在一优选实施例中，位于第三金