在钝化层或蚀刻停止层中具有插入物的tft的制作方法
【技术领域】
[0001] 本发明的实施例大体涉及改善薄膜晶体管（TFT)中的阈值电压。
【背景技术】
[0002] 目前对于TFT阵列的关注尤其地高，因为这些器件可以用于通常应用于计算机和 电视机平板的那种类型的液晶有源矩阵显示器（LCD)。LCD还可包含发光二极管（LED)，诸 如，用于背光照明的有机发光二极管（0LED)。LED和0LED需要TFT来解决显示器的有源性 (activity)问题。
[0003] 被驱动通过TFT的电流（即，开态电流（on-current))受限于沟道材料（通常称 为有源材料、半导体材料或半导体有源材料）以及沟道宽度和长度。另外，接通电压由载流 子在半导体层的沟道区域中的累积确定，这种载流子的累积可以随半导体材料中固定电荷 的漂移或界面中的电荷俘获而改变，并且阈值电压在偏置温度应力或当前温度应力之后偏 移。当前的M0TFT (诸如，氧化铟镓锌（IGZ0)、氧化锌（ZnO)以及氮氧化锌（ZnON)TFT器件） 具有界面问题，该界面问题可包括迀移率问题并且会使接通电压偏移。
[0004] 因此，本领域中需要对TFT的阈值电压的更好的控制。
【发明内容】
[0005] 本发明大体上涉及控制TFT的阈值电压和关态电流。在一个实施例中，半导体 器件可包括：基板，所述基板包括表面，所述表面具有形成于其上的薄膜晶体管；第一钝化 层，所述第一钝化层形成在所述薄膜晶体管上方；狭槽或沟槽，所述狭槽或沟槽形成在所述 第一钝化层中；以及第二钝化层，所述第二钝化层形成在所述第一钝化层上方并且形成在 所述沟槽内。
[0006] 在另一实施例中，半导体器件可包括：基板，所述基板包括表面，所述表面具有形 成于其上的薄膜晶体管；氮化硅层，所述氮化硅层形成在源电极、漏电极以及半导体层上 方；一个或多个沟槽，所述一个或多个沟槽穿过所述氮化硅层而形成；以及氧化硅层，所述 氧化硅层形成在所述氮化硅层上方并且形成在所述一个或多个沟槽内。所述薄膜晶体管可 包括：栅电极，所述栅电极设置在基板上方；栅极电介质层，所述栅极电介质层设置在所述 栅电极上方；半导体层，所述半导体层设置在所述栅极电介质层上方；源电极，所述源电极 设置在所述半导体层上方；以及漏电极，所述漏电极设置在所述半导体层上方。
[0007] 在另一实施例中，一种用于形成薄膜晶体管的方法可以包括：在半导体层上方形 成源电极和漏电极，所述半导体层形成在栅极电介质层和栅电极上，所述半导体层的第一 部分在所述源电极与所述漏电极之间被暴露；将第一钝化层沉积在所述源电极、所述漏电 极以及所述半导体层的被暴露的第一部分上方；在所述第一钝化层中，在所述源极与所述 漏极之间形成至少一个沟槽，以使所述半导体层的第二部分暴露；以及将第二钝化层沉积 在所述第一钝化层上并且沉积在所述沟槽内。
【附图说明】
[0008] 因此，为了能够详细理解本发明的上述特征的方式，可以参照实施例来进行对上 文简要概括的本发明的更具体的描述，在所附附图中示出实施例中的一些。然而，应当注 意，所附附图仅图示了本发明的典型实施例，并且因此不应被视为限制本发明的范围，因为 本发明可允许其他等效实施例。
[0009] 图1是根据本发明的一个实施例的PVD腔室的横截面示意图；
[0010] 图2A-2C是在生产的各阶段的TFT的示意性横截面图；以及
[0011] 图3A-3C描绘了根据一个实施例的合并有一个或多个狭槽（slot)或沟槽 (trench)的 TFT 器件。
[0012] 为了便于理解，在可能的情况下，已使用完全相同的附图标记来指定各图所共有 的完全相同的元件。构想了一个实施例中公开的元件可有益地用于其他实施例，而无需赘 述。
【具体实施方式】
[0013] 本发明大体上涉及在钝化层中使用沟槽来控制TFT的阈值电压。TFT具有阈值电 压，该阈值电压是电流在源极与漏极之间流动所需要的、栅极处的电压。通过形成穿过钝化 层的一个或多个狭槽或沟槽，并且随后利用附加的钝化材料来填充这些狭槽或沟槽，可校 正阈值电压，使得当栅极基于接收到的电压是接通的或断开的时，电流更好地受该栅极控 制。
[0014] 在下文说明性地描述在处理系统中使用的本发明，处理系统诸如，可从位于加 州圣克拉拉市的应用材料公司（Applied Materials, Inc.)的子公司美国AKT公司（AKT America，Inc.)处获得的等离子体增强型化学气相沉积（PECVD)系统。然而，应当理解，本 发明也用于其他系统配置，包括由其他制造商销售的系统配置。
[0015] 图1是可用于执行本文所述的操作的装置的示意性横截面图。装置包括腔室100， 在该腔室100中，一个或多个膜可沉积至基板120上。腔室100 -般包括限定工艺容积的 壁102、底部104以及喷淋头106。基板支撑件118设置在工艺容积内。通过狭缝阀开口 108进出该工艺容积，使得可将基板120传送入或传送出腔室100。基板支撑件118可耦接 至用于升高或降低该基板支撑件118的致动器116。升降杆122穿过基板支撑件118可移 动地设置，以便往返于基板接收表面移动基板。基板支撑件118还可包括用于将基板支撑 件118维持在所需温度处的加热和/或冷却元件124。基板支撑件118还可包括用于在基 板支撑件118的外围提供RF回程路径的RF回程带126。
[0016] 喷淋头106可通过紧固机构140耦接至背板112。喷淋头106可通过一个或多个 紧固机构140耦接至背板112,以有助于防止下垂和/或控制喷淋头106的平直度/曲率。
[0017] 气源132可耦接至背板112,以便通过喷淋头106中的气体通道将工艺气体提供至 喷淋头106与基板120之间处理区域。气源132可以包括含硅气体供应源、含氧气体供应 源以及含氮气体供应源，等等。可与一个或多个实施例一起使用的典型的工艺气体包括甲 硅烷（S%)、乙硅烷、N20、氨（順3)、氏、队或它们的组合。
[0018] 真空栗110耦接至腔室100以将工艺容积控制在所需压力。RF源128可通过匹配 网络150耦接至背板112和/或喷淋头106,以便将RF电流提供给喷淋头106。RF电流在 喷淋头106与基板支撑件118之间形成电场，使得可从喷淋头106与基板支撑件118之间 的气体中生成等离体子。
[0019] 远程等离子体源130 (诸如，电感耦合式远程等离子体源130)还可耦接在气源132 与背板112之间。在基板处理步骤间，可将清洁气体提供给远程等离子体源130,从而生成 远程等离子体。可将来自远程等离子体的自由基提供给腔室100以清洁腔室100的部件。 清洁气体可进一步由提供给喷淋头106的RF源128激励。
[0020] 喷淋头106可另外通过喷淋头悬架134親接至背板112。在一个实施例中，喷淋头 悬架134是柔性金属裙部。喷淋头悬架134可以具有唇部136,喷淋头106可安置于该唇部 上。背板112可安置于凸缘（ledge) 114的上表面上，该凸缘114与腔室壁102耦接以密封 腔室100。
[0021] 图2A-2C是在生产的各阶段的TFT 200的示意性横截面图。如图2A所示，栅电极 204形成在基板202上方。可用于基板202的合适的材料包括但不限于，硅、锗、硅-锗、钠 钙玻璃、玻璃、半导体、塑料、钢或不锈钢基板。可用于栅电极204的合适的材料包括但不限 于：铬、铜、铝、钽、钛、钼及它们的组合；或常用作透明电极的透明导电氧化物（TC0)，诸如， 氧化铟锡（ΙΤ0)或氟掺杂氧化锌（ZnO:F)。栅电极204可以通过合适的沉积技术来沉积，合 适的沉积技术诸如，PVD、M0CVD、旋涂工艺以及印刷工艺。栅电极204可使用蚀刻工艺来进 行图案化。
[0022] 栅极电介质层206可沉积在栅电极204上方。可用于栅极电介质层206的合适的 材料包括二氧化硅、氮氧化硅、氮化硅、氧化铝或它们的组合。栅极电介质层206可以通过 合适的沉积技术来沉积，合适的沉积技术诸如，等离子体增强型化学气相沉积（PECVD)。
[0023] 随后，半导体层208形成在栅极电介质层206上方，如图2B所述。可用于半导体层 208的合适的材料包括：氧化铟镓锌（IGZ0)、氮氧化锌（Zn0N)Zn0xNy、Sn0 xNy、In0xNy、Cd0xN y、 GaOxNy、ZnSnOxNy、ZnInO xNy、ZnCdOxNy、ZnGaOxN y、SnInOxNy、SnCdOxNy、SnGaO xNy、InCdOxNy、 I nGaOxNy、CdGaOxNy、ZnSn I nOxNy、ZnSn(M0xNy、ZnSnGaO xNy、Zn I n(M0xNy、Zn I nGaOxNy、Zn(MGaOxNy、 SnInCdOxNy、SnInGaOxNy、SnCdGaO xNy、InCdGaOxNy、ZnSnInCdO xNy、ZnSnInGaOxNy、ZnInCdGaO xNy以及SnInCdGaOxNy。前述半导体膜中的每一个都可由掺杂物来掺杂。半导体层208可以通 过合适沉积技术（诸如，PVD)来沉积。在实践中，半导体层208常称为沟道层、有源层或半 导体有源层。
[0024] 如图2C所示，源电极210和漏电极212形成在半导体层208上方。源电极210与 漏电极212之间的半导体层208的被暴露的部分称为狭槽或沟槽214。用于源电极210和 漏电极212的合适的材料包括铬、铜、铝、钽、钛、钼及它们的组合，或上文提到的TC0。源电 极210和漏电极212可以通过合适的沉积技术来形成，合适的沉积技术诸如，PVD以及随后 通过蚀刻进行的图案化。
[0025] 图3A-3C描绘了根据一个或多个实施例的结合狭槽的TFT器件。在这个绘图中， 基板302具有叠层（stack)，该叠层具有按参考图2A-2C所述来沉积和蚀刻的一个或多个 层，包括栅电极305、栅极电介质层306、半导体层308、源电极311以及漏电极312。
[0026] 图3A中描绘了第一钝化层318沉积在被暴露的半导体材料316、源电极311以及 漏电极312上方。在一个实施例中，第一钝化层318是氧化硅层或氮化硅层，诸如，SiOx、 SiN、SiON或它们的组合。第一钝化层318