具有突变隧穿结的pnin/npip型ssoi tfet及制备方法
【技术领域】
[0001]本发明属于半导体集成电路技术领域，尤其涉及一种具有突变隧穿结的PNIN/NPIP型SSOI TFET及制备方法。
【背景技术】
[0002]集成电路(Integrated Circuit,简称1C)技术遵循“Moore定律”的发展进入了纳米尺度，来自短沟道效应、寄生效应以及量子隧穿等问题的挑战使得传统的微电子器件技术越来越难以满足1C技术持续发展的要求，特别是日益严重的功耗问题，已经成为延续“Moore定律”的最大瓶颈。
[0003]隧穿场效应晶体管(TunnelingField Effect Transistor,简称 TFET)米用带带隧穿物理机制，使其亚阈摆幅不受传统M0SFET亚阈摆幅极限值KT/q的限制，并且具有关态电流小，频率特性好以及静态功耗低等优势，被认为是延续“Moore定律”的重要途径。
[0004]TFET器件的基本结构为栅控PIN二极管，通过栅电压调节本征区(Intrinsic，简称I区)表面载流子面密度及其相应的能带结构，控制载流子隧穿几率，实现器件工作状态的改变。但是，传统Si基TFET器件突破60 mV/dec的实验报道并不多，并且TFET器件的亚阈值斜率还是栅电压的函数，其值随着栅电压的增大而趋于恶化，因此，降低该器件的平均亚阈值斜率是一个难点问题。另外，Si材料为间接带隙半导体，且禁带宽度比较大，限制了 TFET器件的隧穿几率，因此，与传统M0SFET器件相比，该器件的驱动电流较小。如何提高TFET器件的驱动电流是目前关注的一个热点。
【发明内容】
[0005]为了增大现有Si基TFET器件的驱动电流以及降低其亚阈值斜率，本发明提出一种具有突变隧穿结的PNIN/NPIP型SSOI TFET及制备方法，可有效提高TFET器件的驱动电流以及降低亚阈斜率。
[0006]本发明提出的一种具有突变隧穿结的PNIN/NPIP型SSOI TFET，其结构如图3所示。该TFET器件与传统TFET器件结构的主要区别是在其有源区的材料为应变Si，并且其P区和I区(I区和N区)之间有一高掺杂的N型(P型)薄层。
[0007]具体地，本发明实施例提出的一种具有突变隧穿结的PNIN/NPIP型SSOI TFET的制备方法，包括步骤:
(a)制备SS0I衬底;
(b)在所述SS0I衬底上采用干法刻蚀工艺形成浅沟槽隔离；
(c)在所述SS0I衬底上的指定漏区位置处光刻形成漏区图形，采用注入工艺进行离子注入形成漏区；
(d)在所述SS0I衬底上指定源区位置处采用干法刻蚀工艺形成源区沟槽；
(e)采用离子注入工艺向所述源区沟槽的侧壁倾斜一定角度注入离子，以在沟道内靠近所述源区沟槽的侧壁处形成薄层掺杂区，且所述薄层掺杂区的掺杂类型与所述漏区的掺杂类型相同；
(f)在所述源区沟槽内淀积硅材料，并同时进行原位掺杂形成源区；源区的掺杂浓度高于漏区的掺杂浓度；
(g)在所述SSOI衬底表面形成栅介质层和前栅极层，采用干法刻蚀工艺形成前栅，在所述SSOI衬底的背面形成背栅极层，采用干法刻蚀工艺形成背栅；
(h)光刻引线窗口，淀积金属，光刻引线，形成所述源区、所述漏区、所述前栅和所述背栅的金属引线，最终形成具有突变隧穿结的PNIN/NPIP型SSOI TFET。
[0008]此外，本发明又一实施例提出的一种具有突变隧穿结的PNIN/NPIP型SSOI TFET，由上述实施例的具有突变隧穿结的PNIN/NPIP型SSOI TFET的制备方法制得。
[0009]本发明采用智能剥离技术制备SS0I衬底，其中应变Si层是直接位于绝缘层上，其下不存在应变诱发层SiGe层，可以防止Ge原子的扩散，并且应变Si层可以做的很薄，应变度可以提高，禁带宽度可以进一步减小，有助于隧穿几率的增大，进而提高TFET器件的性能；在漏区通过带胶离子注入工艺制备，有助于形成缓变掺杂浓度梯度的本征区/漏区结，可有效抑制TFET器件中的双极效应；N型/P型薄层通过刻蚀源区沟槽并利用倾斜离子注入工艺制备，有助于获得较薄的N型/P型薄层，可有效降低工艺难度；源区通过在刻蚀的源区沟槽内选择性外延淀积填充的工艺制备，能够精确限定的隧穿结面积，同时采用原位掺杂，有助于形成陡峭掺杂浓度梯度的隧穿结和掺杂均匀的源区，可有效的提高器件驱动电流及降低亚阈斜率；
由上可知，本发明实施例制备的具有突变隧穿结的PNIN/NPIP型SSOI TFET，其SS0I衬底通过智能剥离技术制备，该结构中应变Si层是直接位于绝缘层上，其下不存在应变诱发层SiGe层，可以防止Ge原子的扩散，并且应变Si层可以做的很薄，应变度可以提高，禁带宽度可以进一步减小，有助于隧穿几率的增大，进而提高TFET器件的性能；其漏区通过带胶离子注入工艺制备，该工艺有助于形成缓变掺杂浓度梯度的本征区/漏区结，可有效抑制TFET器件中的双极效应；其N型/P型薄层通过刻蚀源区沟槽并利用倾斜离子注入工艺制备，有助于获得较薄的N型/P型薄层，可有效降低工艺难度；其源区通过在刻蚀的源区沟槽内选择性外延淀积填充的工艺制备，该工艺能够提供精确限定的隧穿结面积，同时采用原位掺杂，有助于形成具有陡峭掺杂浓度梯度的隧穿结和掺杂均匀的源区，可有效的提高器件驱动电流以及降低亚阈斜率；另外，本发明制备的具有突变隧穿结的PNIN/NPIP型SSOI TFET采用全耗尽SS0I衬底、双栅结构，高K栅介质层、限定的源区和漏区掺杂等方法，可进一步提高器件的性能，有望在低功耗领域得到采用，有较高的实用价值。
[0010]通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
【附图说明】
[0011]下面将结合附图，对本发明的【具体实施方式】进行详细的说明。
[0012]图1为本发明实施例的一种具有突变隧穿结的PNIN/NPIP型SSOI TFET的制备方法流程图； 图2a-图2i为本发明实施例的一种具有突变隧穿结的PNIN/NPIP型SSOI TFET的制备方法示意图；以及图3为本发明实施例的一种具有突变隧穿结的PNIN/NPIP型SSOI TFET的结构示意图。
【具体实施方式】
[0013]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0014]实施例一
请参见图1，图1为本发明实施例的一种具有突变隧穿结的PNIN/NPIP型SSOI TFET的制备方法流程图，该制备方法包括如下步骤:
(a)制备SS0I衬底;
(b)在所述SS0I衬底上采用干法刻蚀工艺形成浅沟槽隔离；
(c)在所述SS0I衬底上的指定漏区位置处光刻形成漏区图形，采用注入工艺进行离子注入形成漏区；
(d)在所述SS0I衬底上指定源区位置处采用干法刻蚀工艺形成源区沟槽；
(e)采用离子注入工艺向所述源区沟槽的侧壁倾斜一定角度注入离子，以在沟道内靠近所述源区沟槽的侧壁处形成薄层掺杂区，且所述薄层掺杂区的掺杂类型与所述漏区的掺杂类型相同；
(f)在所述源区沟槽内淀积硅材料，并同时进行原位掺杂形成源区；源区的掺杂浓度高于漏区的掺杂浓度；
(g)在所述SS0I衬底表面形成栅介质层和前栅极层，采用干法刻蚀工艺形成前栅，在所述SS0I衬底的背面形成背栅极层，采用干法刻蚀工艺形成背栅；
(h)光刻引线窗口，淀积金属，光刻引线，形成所述源区、所述漏区、所述前栅和所述背栅的金属引线，最终形成具有突变隧穿结的PNIN/NPIP型SSOI TFET。
[0015]对于步骤(a)，可以包括如下步骤:
(al)在一 Si基片上外延生长渐变SiGe层、固定组分的弛豫SiGe层及应变Si层；(a2)向所述应变Si层表面注入一定剂量的Η离子，并与表面包括氧化层的另一 Si基片进行键