半导体器件及其制造方法
【技术领域】
[0001] 本发明涉及一种半导体器件及其制造方法，特别是涉及一种基于Ge材料的鳍片 场效应晶体管（FinFET)及其制造方法。
【背景技术】
[0002] 随着半导体器件尺寸持续缩小，增强沟道载流子的迁移率成为非常重要的技术。 在衬底应力层的设计中不同的材料的特性不同，例如晶格常数、介电常数、禁带宽度、特别 是载流子迁移率等等，如下表1所不。
[0005] 由表1可见，在上述这些可能的衬底材料中，Ge具有最商的空穴迁移率以及较商 的电子迁移率，使用Ge作为半导体器件的衬底将大大增强载流子迁移率，因而能制造更快 的大规模集成电路（LSIC)。
[0006] 此外，由表1可见，Ge还具有与Si材料相近的晶格常数，因此Ge能较容易地集成 在半导体工艺中常用的Si衬底上，使得无需对于工艺做出很大改进就能制造性能更佳的 半导体器件，提升了性能的同时还降低了成本。
[0007] 另一方面，为了应对半导体器件的不断小型化所带来的挑战，已经提出了多种高 性能器件，特别是在当前的亚20nm技术中，三维多栅器件（FinFET或Tri-gate)是主要的 器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。
[0008] 例如，双栅SOI结构的MOSFET与传统的单栅体Si或者S(HM0SFET相比，能够抑制 短沟道效应（SCE)以及漏致感应势垒降低（DIBL)效应，具有更低的结电容，能够实现沟道 轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降 低了对于有效栅氧厚度（EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶 面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。
[0009] 然而，由于Ge的晶格常数与Si仍然有差异，在形成小尺寸器件、特别是鳍片场效 应晶体管（FinFET)时，难以完全采用Ge材料形成鳍片结构，因此难以有效地进一步增强 FinFET的沟道区载流子迁移率。并且，Ge与Si界面处由于晶格失配存在的缺陷会使得外 延在Si上的基于Ge的小尺寸器件存在可靠性下降的问题。
【发明内容】
[0010] 因此，本发明的目的在于进一步提高FinFET沟道区载流子迁移率以提高半导体 器件电学性能和可靠性。
[0011] 本发明提供了一种半导体器件，包括：鳍片结构，在衬底之上沿第一方向延伸分 布，其中鳍片结构的材质与衬底材质不同；源区、沟道区、漏区，在鳍片结构顶部中，沿第一 方向延伸分布；栅极堆叠，在沟道区之上沿第二方向延伸分布；栅极侧墙，在栅极堆叠沿第 一方向的两侧。
[0012] 其中，鳍片结构具有突入衬底表面的向下突起。
[0013] 其中，鳍片结构的材质包括Ge、GaAs、GaN、InGaN、InGaAs、InP、AlGaN及其组合。
[0014] 其中，源区、漏区的顶部具有抬升源区和抬升漏区，具有与鳍片结构不同的材质以 向沟道区施加应力。
[0015] 其中，抬升源区和抬升漏区的材质包括SiGe、GeSn、SiC、SiGeC、SiGeSn、SiSn及其 组合。
[0016] 其中，鳍片结构的中部进一步包括穿通停止层，穿通停止层为与沟道区导电类型 相反的掺杂区、或者绝缘体。
[0017] 其中，栅极堆叠包括高K材料的栅极绝缘层以及金属材料的栅极导电层。
[0018] 本发明还公开了一种半导体器件制造方法，包括：在衬底之上形成沿第一方向延 伸分布的第一鳍片结构以及第一鳍片结构之间的浅沟槽隔离；刻蚀去除第一鳍片结构，在 浅沟槽隔离之间留下第一沟槽；在第一沟槽中外延生长不同于衬底的半导体材料，形成第 二鳍片结构；在第二鳍片结构上形成沿第二方向延伸分布的栅极堆叠、以及位于栅极堆叠 沿第一方向两侧的源漏区，第二鳍片结构在栅极堆叠结构下方的部分构成沟道区。
[0019] 其中，刻蚀形成第一沟槽时进一步包括，在第一沟槽底部刻蚀衬底形成凹陷。
[0020] 其中，采用湿法腐蚀刻蚀衬底形成第一沟槽。
[0021] 其中，刻蚀去除第一鳍片结构之前进一步包括，清洁第一鳍片结构顶部。
[0022] 其中，外延生长第二鳍片结构之后进一步包括，回刻浅沟槽隔离以暴露第二鳍片 结构的顶部。
[0023] 其中，形成栅极堆叠之前进一步包括，采用垂直和/或倾斜离子注入在第二鳍片 结构中部形成穿通停止层。
[0024] 其中，对于nFinFET注入选自B、In、BF2&掺杂剂，或者对于pFinFET注入选自As、 P的掺杂剂，形成与沟道区导电类型相反的掺杂区构成穿通停止层；或者，注入选自c、N、0 的掺杂剂并退火反应形成绝缘体的穿通停止层。
[0025] 其中，形成栅极堆叠、源漏区的步骤进一步包括：在第二鳍片结构上形成沿第二方 向延伸分布的假栅极堆叠和栅极侧墙；在栅极侧墙沿第一方向两侧的第二鳍片结构顶部形 成轻掺杂源漏区；在轻掺杂源漏区顶部外延生长抬升源漏区；去除假栅极堆叠形成栅极开 口；在栅极开口中沉积高K材料的栅极绝缘层以及金属材料的栅极导电层。
[0026] 其中，第二鳍片结构的材质包括66、6348、63队1]163队1116348、111?、41631'1及其组 合。
[0027] 其中，抬升源漏区的材质包括SiGe、GeSn、SiC、SiGeC、SiGeSn、SiSn及其组合。
[0028] 依照本发明的半导体器件及其制造方法，从衬底中细微凹槽开始外延生长不同材 料的器件鳍片结构，阻止了界面缺陷向上传播，提高了器件的可靠性，并且有效提高了器件 的沟道区载流子迁移率。
【附图说明】
[0029] 以下参照附图来详细说明本发明的技术方案，其中：
[0030] 图1至图17分别显示了依照本发明的半导体器件制作方法各步骤的示意图。
【具体实施方式】
[0031] 以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技 术效果，公开了进一步提高FinFET沟道区载流子迁移率以提高半导体器件电学性能和可 靠性的Ge鳍片FinFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本 申请中所用的术语"第一"、"第二"、"上"、"下"等等可用于修饰各种器件结构或工艺步骤。 这些修饰除非特别说明并非暗示所修饰器件结构或工艺步骤的空间、次序或层级关系。
[0032] 参照图1的剖视图，在衬底1上形成掩模图形PR。衬底1可以是体Si、绝缘层上 Si (SOI)等常用的半导体硅基衬底，或者体Ge、绝缘体上Ge (GeOI)，也可以是SiGe、GaAs、 GaN等化合物半导体衬底，还可以是蓝宝石、SiC、AlN等绝缘衬底，衬底的选择依据其上要 制作的具体半导体器件的电学性能需要而设定。在本发明中，实施例所举的半导体器件例 如为基于CMOS工艺的FinFET，因此从与其他工艺兼容以及成本控制的角度考虑，优选体硅 或SOI作为衬底1的材料。采用旋涂、喷涂、丝网印刷、CVD等工艺，在衬底1的顶表面上形 成掩模材料并且采用传统的曝光/刻蚀工艺形成沿第一方向延伸（垂直于纸面）的平行的 多个掩模图形PR。掩模图形PR可以是光刻胶的软质掩模，还可以是氮化物、氧化物或其堆 叠结构（例如ONO结构）的硬质掩模。
[0033] 参照图2的剖视图，以掩模图形PR为掩模，刻蚀衬底1，形成了从衬底1顶表面垂 直向上坚起的多个沿第一方向平行的鳍片结构1F，以及在多个鳍片结构IF之间留下了凹 槽1T。刻蚀工艺优选采用各向异性的刻蚀方法，例如采用氟基等离子干法刻蚀、RIE，或者 采用TMAH、KOH湿法腐蚀。优选地，控制刻蚀参数，使得鳍片IF或者凹槽IT的深宽比大于 5:1并且优选大于10:1。
[0034] 参照图3的剖视图，在鳍片结构IF之间的凹槽IT中填充绝缘材料形成隔离结构。 优选地，先采用等离子刻蚀、灰化等干法工艺或者采用氧化剂与酸液混合物的湿法工艺去 除了掩模图形PR。接着，采用高深宽比沉积工艺（HARP)、高密度等离子化学气相沉积工艺 (HDPCVD)、或者可流