鳍式场效晶体管及其制造方法
【技术领域】
[0001]本发明涉及一种半导体元件及其制造方法，且特别是涉及一种可改善鳍式场效晶体管的电性表现及其制造方法。
【背景技术】
[0002]近年来半导体元件尺寸日益减小。对半导体科技来说，持续缩小半导体结构的尺寸之外，改善速率、增进效能、提高密度及降低成本，都是重要的发展目标。随着半导体元件尺寸的缩小，元件的电子特性也必须维持甚至是加以改善，以符合市场对电子产品的要求。半导体元件结构的各层与所属元件如有缺陷或损伤，将会对结构的电性表现造成无法忽视的影响，这也是制造半导体元件需注意的重要问题的之一。
【发明内容】
[0003]本发明的目的在于提供一种鳍式场效晶体管及其制造方法，可于多个凹陷鳍部上形成分隔开来的多个外延层，进而改善鳍式场效晶体管的电性表现。
[0004]根据实施例，提出一种鳍式场效晶体管(FinFET),包括具有一上表面的一基板和一绝缘物(insulat1n)形成于基板的上表面上方。基板上具有至少一凹陷鳍部(recessedfin)自基板上表面向上延伸。绝缘物包括邻近凹陷鳍部的一外侧部(lateral port1n),和邻接外侧部的一中央部(central port1n),其中外侧部的一上表面高于中央部的一上表面。凹陷鳍部的一上表面低于中央部的上表面。
[0005]根据实施例，提出一种鳍式场效晶体管的制造方法。提供一基板，该基板具有一上表面和自上表面向上延伸的至少一凹陷鳍部。形成一绝缘物于基板的上表面上方，其中绝缘物包括邻近凹陷鳍部的一外侧部，和邻接外侧部的一中央部，且外侧部的一上表面高于中央部的一上表面。凹陷鳍部的一上表面低于中央部的上表面。
[0006]为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附的附图，作详细说明如下。
【附图说明】
[0007]图1A?图1G为本发明第一实施例的一种鳍式场效晶体管制造方法的示意图；
[0008]图2A?图2F为本发明第二实施例的一种鳍式场效晶体管制造方法的示意图；
[0009]图3为本发明第三实施例所制得的一种鳍式场效晶体管的示意图；
[0010]图4为本发明第四实施例所制得的一种鳍式场效晶体管的示意图；
[0011]图5为本发明第四实施例所制得的另一种鳍式场效晶体管的示意图。
[0012]符号说明
[0013]10:基板
[0014]101:基板的上表面
[0015]12:密集分布的第一鳍部
[0016]12a、12b、12c:凹陷鳍部
[0017]12aT:凹陷鳍部12a的上表面
[0018]14:疏松分布的第一鳍部
[0019]121、141、121’、141’、121”:第一间隔物
[0020]16:绝缘层
[0021]16’:绝缘物
[0022]16-1:第一绝缘区域
[0023]16L:外侧部
[0024]16LT:外侧部的上表面
[0025]16C:中央部
[0026]16CT:中央部I的上表面
[0027]16-2:第二绝缘区域
[0028]16-2T:第二绝缘区域的上表面
[0029]18:掩模层
[0030]19:外延层
[0031]22:第二鳍部
[0032]221、221’:第二间隔物
[0033]Al:第一区域
[0034]A2:第二区域
[0035]P12、P14:间距
【具体实施方式】
[0036]本发明提出一种半导体元件例如鳍式场效晶体管(FinFET)及其制造方法。根据本发明的实施例，一鳍式场效晶体管的一绝缘物(insulat1n)包括邻近凹陷鳍部的一外侧部(lateral port1n)以及邻接外侧部的一中央部(central port1n),且外侧部的上表面高于中央部的上表面。本发明可以有效地防止传统制作鳍式场效晶体管所遇到的外延体(Epi)或娃化物(silicide)合并的问题,进而改善鳍式场效晶体管的电性表现。再者，实施例所提出的方法可搭配现有制作工艺进行，在成本控制的情况下，通过此简易快速的方法即能达到改善元件电子特性的优异效果，对于鳍式场效晶体管技术实具有重要贡献，特别是对缩小尺寸的鳍式场效晶体管。
[0037]本发明的实施例可以应用在不同型态的鳍式场效晶体管，例如η型通道鳍式场效晶体管(n-channel FinFET)和p型通道鳍式场效晶体管(p-channel FinFET),而并不特别限制在特定型态的鳍式场效晶体管。再者，本发明的实施例可以应用于具有鳍部密集分布区域(areas with densely-distributed fins)和鳍部疏松分布(loosely-distributedfins)区域的元件。例如，一鳍式场效晶体管包括具有第一区域和第二区域的基板，而密集分布和疏松分布的鳍部分别位于第一区域和第二区域中。以下实施例以一 PMOS区域和一NMOS区域分别为第一区域和第二区域，以说明本发明的实施例。然而，实际应用时，也可以令第一区域和第二区域分别为一 NMOS区域和一 PMOS区域。本发明对于第一和第二区域型态并不做特定限制。
[0038]以下提出实施例，配合图示以详细说明相关结构及其制造方法。然而本发明并不仅限于此。本发明并非显示出所有可能的实施例。可在不脱离本发明的精神和范围内对结构加以变化与修饰，且选择适当的制作工艺步骤，以符合实际应用的需要。因此，未于本发明提出的其他实施态样也可能可以应用。再者，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图示内容仅作叙述实施例之用，而非作为限缩本发明保护范围之用。
[0039]第一实施例
[0040]图1A?图1G为本发明第一实施例的一种鳍式场效晶体管(FinFET)制造方法的示意图。首先，提供具有一上表面101的一基板10，且基板10包括具有多个第一鳍部12和14的一第一区域Al和具有多个第二鳍部22的一第二区域A2。如图1A所示，密集分布的第一鳍部12和疏松分布的第一鳍部14位于第一区域Al内，而第二鳍部22则位于第二区域A2内。本文中，密集分布和疏松分布等词语可根据鳍部之间的间距(pitch)大小来定义。一实施例中，密集分布的第一鳍部12的一间距P12小于疏松分布的第一鳍部14的一间距P14。
[0041]如图1B所示，形成一绝缘层16于基板10的上表面101上，用以分隔第一鳍部(包括密集分布的第一鳍部12和疏松分布的第一鳍部14)和第二鳍部22。一实施例中，一介电层(例如氧化硅、氮化硅或其他适合的材料)可沉积于基板10上以覆盖该些鳍部并填满鳍部之间的沟槽，之后对该些鳍部之间的介电区域进行下凹(recessed)步骤，以形成如图1B所示的绝缘层16。
[0042]接着，在鳍部侧壁形成间隔物。如图1C所示，分别形成多个第一间隔物(firstspacers) 121和141于密集分布的第一鳍部12和疏松分布的第一鳍部14的侧壁上，以及形成第二间隔物(second spacers) 221于第二鳍部22的侧壁上。
[0043]以一掩模层(mask layer) 18遮盖至少第二区域A2的第二鳍部22。在第一实施例中，可还包括对间隔物的高度进行一缩减步骤(shrinking step)。如图1D所示,对第一间隔物121、141和第二间隔物221进行缩减，使第一间隔物121、141和第二间隔物221的高度下降。之后，再应用掩模层18遮盖包括第二区域A2中的第二鳍部22以及第一区域Al中的疏松分布的第一鳍部14。
[0044]如图1E所示，对密集分布的第一鳍部12进行下凹(recessed)且绝缘层16也被图案化，因而分别形成多个凹陷鳍部12a和绝缘物16’。之后，在凹陷鳍部12a处成长外延层(Epi layer)。注意的是，第一间隔物121’的高度可能在鳍部下凹的步骤中有所损失，而鳍部下凹步骤后邻近于凹陷鳍部12a的第一间隔物标示为121”。
[0045]在一实施例中，未被栅极堆叠(gate stack)遮住的密集分布的第一鳍部12的部分可利用如一蚀刻步骤进行下凹，而形成凹陷鳍部12a。其中蚀刻步骤例如是在压力为约ImTorr到100mTorr之间，温度为约40°C到60°C之间，利用溴化氢和/或氯气做为蚀刻气体Cl2，且蚀刻功率是在约50W到1000W之间，而蚀刻制作工艺的偏压(bias voltage)例如是在约20V到500V之间。其他实施例中，可以通过调整蚀刻制作工艺的偏压而相应地控制蚀刻方向，以获得欲制得凹陷鳍部12a的廓形。
[0046]第一间隔物121”可能在长外延层之前、或之后进行移除。在此第一实施例所例示的制作工艺中，第一间隔物121”在长外延层之前移除。如图1F所示，移除第一间隔物121”，不具第一间隔物121”的凹陷鳍部12a位于第一区域Al中的一处，而被掩模层18遮盖的第二间隔物221’和第一间隔物141’则分别留在第二鳍部22和疏松分布的第一鳍部14的侧壁上。
[0047]之后,在凹陷鳍部12a处成长一外延材料,如应变材料(strain material),以形成外延层19，如图1G所示。掩模层18也可移除。在相邻的凹陷鳍部12a上的外延层19在空间上是相隔开来的。由于外延材料在成长过程中，不同的表面会有不同的成长