一种半导体器件的制造方法和电子装置的制造方法
【技术领域】
[0001]本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法和电子装置。
【背景技术】
[0002]在半导体技术领域中，高k金属栅极技术成为32nm及以下工艺节点(例如28nm)的主流技术。采用铝或铝合金作为金属栅极可以兼顾性能和成本上的优势，因此铝栅极被广泛使用。在采用铝栅极的高k金属栅极制程中，铝栅极的化学机械抛光(CMP)是一个非常重要的工艺。
[0003]为了增大间隙填充的空间，铝栅极的CMP工艺通常被分成两个步骤来实现:对N型晶体管的铝栅极的CMP与对P型晶体管的铝栅极的CMP。
[0004]由于现有的CMP工艺所采用的研磨浆料对多晶硅的去除速率高于对铝的去除速率，因此，在对P型晶体管的铝栅极进行CMP的过程中，往往会对多晶硅栅极造成过抛光(over polish)。并且，在对N型晶体管的铝栅极进行CMP的过程中，也会出现对多晶硅栅极造成过抛光的情况。
[0005]图1A示意了一种半导体器件的制造方法的相关步骤形成的结构的示意图，其主要示出了在层间介电层CMP、P型晶体管(PM0S)铝栅极CMP、N型晶体管铝栅极CMP三个步骤之后，多晶硅栅极晶体管区、N型铝栅极晶体区、P型铝栅极晶体管区的栅极高度变化。可见，位于多晶硅栅极晶体管区域的多晶硅栅极的高度因过抛光而被显著降低，而这将严重影响最终制得的半导体器件的性能和良率。
[0006]此外，在上述的半导体器件的制造方法中，在对硬掩膜204(通常为氮化钛)进行刻蚀以暴露出P型铝栅极晶体管区的过程中，往往需要进行过刻蚀以完全去除硬掩膜204位于相应区域的部分，然而这一过程往往会对层间介电层(一般为氧化物)202位于P型铝栅极晶体管区的部分(即，层间介电层202位于硬掩膜204被去除的部分下方的部分)造成不当刻蚀，形成层间介电层缺失(loss) 2021，如图1B所示。而层间介电层缺失2021将导致在后续的P型晶体管铝栅极CMP过程中需要加大抛光量，造成P型铝栅极晶体管的铝栅极的高度下降，进而导致位于多晶硅栅极晶体管区域的多晶硅栅极的高度被进一步降低。显然，这将严重影响最终制得的半导体器件的性能和良率。同样地，在对硬掩膜进行刻蚀以暴露出N型铝栅极晶体管区的过程中，也会出现上述问题。
[0007]由此可见，现有技术中存在着如下问题:在对硬掩膜进行刻蚀以暴露出P型(或N型)铝栅极晶体管区的过程中，往往需要进行过刻蚀以完全去除硬掩膜位于相应区域的部分，而这一过程会对层间介电层位于相应区域的部分造成不当刻蚀，最终导致位于多晶硅栅极晶体管区域的多晶硅栅极的高度被降低，严重影响着最终制得的半导体器件的性能和良率。
[0008]因此，为解决上述技术问题，有必要提出一种新的半导体器件的制造方法和电子目-ο
【发明内容】
[0009]针对现有技术的不足，本发明提供一种半导体器件的制造方法和电子装置，在对硬掩膜(包括第一硬掩膜层和第二硬掩膜层)进行刻蚀以暴露出P型(或N型)铝栅极晶体管区的过程中，不会对层间介电层位于相应区域的部分造成不当刻蚀。
[0010]本发明实施例一提供一种半导体器件的制造方法，所述方法包括:
[0011]步骤S101:提供包括半导体衬底以及分别位于所述半导体衬底的第一类型金属栅极晶体管区、第二类型金属栅极晶体管区和多晶硅栅极晶体管区的第一伪栅极、第二伪栅极和多晶硅栅极的前端器件，在所述半导体衬底上形成层间介电层；
[0012]步骤S102:在所述层间介电层上形成第一硬掩膜层以及位于所述第一硬掩膜层之上的第二硬掩膜层；
[0013]步骤S103:在所述第二硬掩膜层上形成暴露出所述第一类型金属栅极晶体管区的掩膜层；
[0014]步骤S104:去除所述第二硬掩膜层未被所述掩膜层覆盖的部分，采用不易对所述层间介电层造成损伤的反应气体去除所述第一硬掩膜层未被所述掩膜层覆盖的部分；
[0015]步骤S105:去除所述第一伪栅极，在所述第一伪栅极原来的位置形成第一功函数金属层以及位于所述第一功函数金属层之上的栅极金属层；
[0016]步骤S106:通过CMP去除所述栅极金属层与所述第一功函数金属层高于所述层间介电层的部分以及所述第二硬掩膜层与所述第一硬掩膜层，形成第一金属栅极。
[0017]可选地，在所述步骤S102中，所述第一硬掩膜层的材料包括无定形碳或硅基抗反射层。
[0018]可选地，在所述步骤S102中，所述第二硬掩膜层的材料包括氮化钛。
[0019]可选地，在所述步骤S102中，形成所述第一硬掩膜层的方法包括化学气相沉积法。
[0020]可选地，在所述步骤S102中，形成所述第二硬掩膜层的方法包括化学气相沉积法。
[0021]可选地，在所述步骤S104中，所述反应气体为包括氢气和氮气的混合气体。
[0022]可选地，在步骤S104中，所述去除第一硬掩膜层未被掩膜层覆盖的部分在反应室中进行，其工艺条件如下:压力为500Mt?2000Mt，功率为1000w?5000w，气体流速为500sccm ?5000sccmo
[0023]可选地，在所述步骤S101中，所述第一伪栅极、所述第二伪栅极与多晶硅栅极在同一工艺中形成，且三者的高度相同。
[0024]可选地，在所述步骤S101中，形成所述层间介电层的方法包括:
[0025]在所述半导体衬底上沉积介电材料；
[0026]通过CMP工艺去除所述介电材料高于所述第一伪栅极、所述第二伪栅极以及所述多晶硅栅极的部分。
[0027]可选地，在所述步骤S103中，形成所述掩膜层的方法包括:
[0028]形成覆盖所述第二硬掩膜层的光刻胶，对所述光刻胶进行曝光、显影处理。
[0029]可选地，在所述步骤S105中，所述栅极金属层的材料包括铝或铝合金。
[0030]可选地，在所述步骤S106中，所述CMP停止于所述多晶硅栅极的上方。
[0031]可选地，在所述步骤S106之后还包括如下步骤:
[0032]去除位于所述第二类型金属栅极晶体管区的所述第二伪栅极；
[0033]在所述第二伪栅极原来的位置形成第二功函数金属层以及位于其上的第二金属栅极。
[0034]其中，在所述步骤S101中，所述第一类型为P型、所述第二类型为N型，或者，所述第一类型为N型、所述第二类型为P型。
[0035]本发明实施例二提供一种电子装置，其包括如上所述的半导体器件。
[0036]本发明的半导体器件的制造方法，通过在层间介电层与第二硬掩膜层之间增加第一硬掩膜层，并采用不易于对层间介电层造成损伤的反应气体对第一硬掩膜层未被掩膜层覆盖的部分进行去除，可以避免对层间介电层造成不当刻蚀，从而在一定程度上避免多晶硅栅极被过度去除，提高半导体器件的性能和良率。本发明的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
【附图说明】
[0037]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0038]附图中:
[0039]图1A为现有的一种半导体器件的制造方法的相关步骤形成的结构的示意图；
[0040]图1B为现有的一种半导体器件的制造方法的对硬掩膜进行刻蚀以暴露出P型铝栅极晶体管区的步骤形成的结构的示意