制造存储器装置的方法以及制造电子装置的方法
【专利说明】
[0001] 本专利申请要求于2014年5月26日在韩国知识产权局提交的第 10-2014-0062887号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包 含于此。
技术领域
[0002] 本公开涉及一种存储器装置。
【背景技术】
[0003] 电子产品正在不断地变小，同时它们趋向于具有更高程度的容量，以处理更大量 的数据。因此，对于一种用于改善半导体存储器装置的集成度的方法，正在提出用具有竖直 的晶体管结构的存储器装置来代替目前的平面晶体管结构。
【发明内容】
[0004] 本公开的一方面可以提供一种存储器装置，在所述存储器装置中能够以简单的工 艺形成层间绝缘层并且能够获得高水平的集成度。
[0005] 发明构思的技术目标不限于在下文中提供的公开内容；基于下面的描述对于本领 域普通技术人员而言其他目标也可以变得明显。
[0006] 根据某些实施例，一种制造存储器装置的方法包括：设置基底；在单元区域中形 成沿垂直于基底的上表面的方向延伸的通道、交替地堆叠在基底上以邻近于通道的多个栅 电极层和多个绝缘层；在设置在单元区域的外围的外围电路区域处的基底上形成多个电路 元件；以及在单元区域和外围电路区域中的基底上形成层间绝缘层，层间绝缘层包括覆盖 所述多个电路元件和所述多个栅电极层的至少一部分的第一（底）层间绝缘层以及设置在 第一层间绝缘层上的第二（顶）层间绝缘层。
[0007] 在一个实施例中，将第一层间绝缘层设置为邻近于位于所述多个栅电极层中的最 上面的栅电极层上的通道。
[0008] 在一个实施例中，第一层间绝缘层形成为从外围电路区域处的所述多个电路元件 中的至少一个电路元件连续地延伸到单元区域，以在至少一个栅电极层的顶表面的上方延 伸。
[0009] 在一个实施例中，第一层间绝缘层形成为从最上面的栅电极层上的通道连续地延 伸到在外围电路区域处的所述多个电路元件中的至少一个。
[0010] 在一个实施例中，第一层间绝缘层包括高密度等离子体（HDP)氧化物层，第二层 间绝缘层包括原硅酸四乙酯（TE0S)氧化物层。
[0011] 在一个实施例中，单元区域包括通过所述多个栅电极层沿单一的方形延伸不同的 长度设置的焊盘区域。
[0012] 在一个实施例中，在外围电路区域处，第一层间绝缘层的厚度与第二层间绝缘层 的厚度之比在1:10至1:20之间。
[0013] 在一个实施例中，形成多个电路元件的步骤包括形成多个水平晶体管，第一层间 绝缘层填充所述多个水平晶体管的晶体管之间的空间。
[0014] 在一个实施例中，所述方法还包括在形成堆叠在基底上的所述多个栅电极绝缘层 和绝缘层之后形成第一层间绝缘层。
[0015] 在一个实施例中，第一层间绝缘层具有比第二层间绝缘层的间隙填充性质好的间 隙填充性质，第二层间绝缘层具有比第一层间绝缘层的沉积速度高的沉积速度。
[0016] 根据某些实施例，一种制造存储器装置的方法包括：设置基底；在单元区域中形 成沿垂直于基底的上表面的方向延伸的通道、交替地堆叠在基底上以邻近于通道的多个栅 电极层和多个绝缘层，通道包括至少第一通道；形成设置在外围电路区域处的基底上的多 个电路元件，所述多个电路元件与栅电极层分隔开；形成从所述多个电路元件的至少第一 电路元件连续地延伸到单元区域以覆盖所述多个栅电极层的至少第一栅电极层的顶表面 的第一层间绝缘层；以及形成覆盖所述多个栅电极层和第一层间绝缘层的第二层间绝缘 层，使得第一层间绝缘层在基底和第二层间绝缘层之间。
[0017] 在一个实施例中，第一层间绝缘层设置为邻近于位于所述多个栅电极层中的最上 面的栅电极层上的第一通道。
[0018] 在一个实施例中，所述方法还包括在形成堆叠在基底上的所述多个栅电极层和绝 缘层之后形成第一层间绝缘层。
[0019] 在一个实施例中，所述方法还包括在基底的单元区域处将所述多个栅电极层形成 为堆叠层，使得与堆叠层中的较高的栅电极层相比，在堆叠层中的较低的栅电极层进一步 沿朝向外围电路区域的方向延伸。
[0020] 在一个实施例中，以台阶式的方式堆叠栅电极层和绝缘层，所述方法还包括形成 第一层间绝缘层以覆盖栅电极层-绝缘层的堆叠层的多个台阶。
[0021] 在一个实施例中，第一层间绝缘层包括高密度等离子体（HDP)氧化物层，第二层 间绝缘层包括原硅酸四乙酯（TE0S)氧化物层。
[0022] 在一个实施例中，形成所述多个电路元件的步骤包括形成多个水平晶体管，第一 层间绝缘层填充所述多个水平晶体管的晶体管之间的空间。
[0023] 根据另外的实施例，一种制造电子装置的方法包括：设置基底；在单元区域中设 置沿垂直于基底的上表面的方向延伸的通道，在基底上交替地堆叠多个栅电极层和多个绝 缘层以邻近于通道；在设置在单元区域的外围的外围电路区域处的基底上设置多个电路元 件；以及在单元区域和外围电路区域中的基底上设置层间绝缘层，层间绝缘层包括覆盖所 述多个电路元件的第一层间绝缘层和设置在第一层间绝缘层上的第二层间绝缘层，其中， 第一层间绝缘层设置在第二层间绝缘层和基底之间。第一层间绝缘层具有比第二层间绝缘 层的间隙填充性质好的间隙填充性质，第二层间绝缘层具有比第一层间绝缘层的沉积速度 高的沉积速度。
[0024] 在一个实施例中，第一层间绝缘层包括高密度等离子体（HDP)氧化物层，第二层 间绝缘层包括原硅酸四乙酯（TE0S)氧化物层。
[0025] 在一个实施例中，第一层间绝缘层从所述多个电路元件的至少第一电路元件连续 地延伸到所述多个栅电极层的至少第一部分，以覆盖所述至少第一电路元件和所述多个栅 电极层的所述至少第一部分。
【附图说明】
[0026] 通过下面结合附图进行的详细描述，将更清楚地理解本公开的以上和其他方面、 特征和其他优点，在附图中：
[0027] 图1是示意性地示出根据本公开中的示例性实施例的存储器装置的框图；
[0028]图2是根据本公开中的示例性实施例的存储器装置的存储器单元阵列的等效电 路图；
[0029] 图3是示出根据本公开的示例性实施例的存储器装置的结构的平面图；
[0030] 图4至图7是示出根据本公开中的示例性实施例的存储器装置的结构的透视图；
[0031] 图8A至图8J是示出制造图4中示出的存储器装置的示例性方法的图；
[0032] 图9A至图9H是示出制造图5中示出的存储器装置的示例性方法的图；
[0033] 图10A至图10L是示出制造图6中示出的存储器装置的示例性方法的图；
[0034] 图11A至图110是示出制造图7中示出的存储器装置的示例性方法的图；
[0035] 图12和图13是示出包括根据本公开的示例性实施例的存储器装置的电子装置的 框图。
【具体实施方式】
[0036] 在下文中，将参照附图详细地描述本公开中的实施例。
[0037] 然而，本公开可以以许多不同的形式来举例说明，并且不应该被解释为限制于在 此阐述的特定实施例。在附图中，为了清晰起见，可夸大元件的形状和尺寸，并将始终使用 相同的附图标记来表示相同或相似的元件。
[0038] 在这里使用的术语仅用于描述具体实施例的目的，并不意在成为本发明的限制。 如在这里使用的，除非上下文另外清楚地表明，否则单数形式也意在包括复数形式。如这 里使用的，术语"和/或"包括一个或更多个相关所列项的任意和全部组合，并可被简写成 "/"。
[0039] 将理解的是，尽管这里可以使用术语第一、第二等来描述各种元件，但是这些元件 不应该受这些术语限制。除非另有表明，否则这些术语仅用于区分一个组件与另一组件，例 如，作为命名的约定。例如，在不脱离本公开的教导的情况下，第一层可以被称为第二层，类 似地，第二层可以被称为第一层。
[0040] 还将理解的是，当术语"包括"和/或"包含"用在本说明书中时，它们指存在所述 的特征、区域、整体、步骤、操作、元件和/或组件，但是不排除存在或添加一个或更多个其 他特征、区域、整体、步骤、操作、元件、组件和/或它们的组。
[0041] 将理解的是，当元件被称作"连接"或"结合"到另一元件或者"在"另一元件"上" 时，该元件可以直接连接或结合到所述另一元件或者在所述另一元件上，或者可以存在中 间元件。相反，当元件被称作"直接连接"或"直接结合"到另一元件时，不存在中间元件。 应以相似的方式解释用于描述元件之间的关系的其他术语（例如，"在……之间"与"直接 在……之间"、"邻近"与"直接邻近"等）。然而，除非上下文另外指出，否则如这里使用的 术语"接触"是指直接接触（即，触摸）。
[0042] 将通过理想的示意图的方式参照平面图和/或剖视图来描述这里描述的实施例。 因此，可以根据制造技术和/或公差修改示例性的图。因此，公开的实施例不限于在图中示 出的那些，而是包括根据制造工艺形成的构造上的修改。因此，附图中举例说明的区域可以 具有示意的性质，附图中示出的区域的形状可以举例说明元件的区域的具体形状，本发明 的多个方面不受其限制。
[0043] 为了便于描述，这里可以使用诸如"在……之下"、"在……下方"、"下面的"、 "在……上方"和"上面的"等的空间相对术语，来描述如在附图中示出的一个元件或特征与 其他元件或特征的关系。将理解的是，除了在附图中描述的方位之外，空间相对术语还意在 包含装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为"在"其 他元件或特征"下方"或"之下"的元件随后将被定位为"在"其他元件或特征"上方"。因 此，术语"在……下方"可以包括"在……上方"和"在……下方"两种方位。装置可以被另 外地定向（旋转90度或在其他方位），并相应地解释在这里使用的空间相对描述符。
[0044] 这里使用的诸如"相同"、"平面的"或"共平面的"术语当指方向、布局、位置、形 状、尺寸、数量或其他测量时，不必要指精确地相同的方向、布局、位置、形状、尺寸、数量或 其他测量，而是意图包括在例如由于制造工艺而会发生的可接受的变化之内的几乎相同的 方向、布局、位置、形状、尺寸、数量或其他测量。这里可以使用术语"基本上"来体现该意思。
[0045] 除非另有定义，否则这里使用的所有术语（包括技术术语和科学术语）具有与本 公开所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明 确这样定义，否则术语（例如在通用字典中定义的术语）应该被解释为具有与相关领域和/ 或本申请的环境中的它们的意思一致的意思，而将不以理想的或者过于正式的含义来解释 它们。
[0046] 尽管可能未示出一些剖视图的对应的平面图和/或透视图，但是这里示出的装置 结构的剖视图为多个装置结构提供支持，所述多个装置结构将如平面图中示出的沿两个不 同的方向延伸，和/或将如透视图中示出的沿三个不同的方向延伸。所述两个不同的方向 可以彼此垂直或可以彼此不垂直。所述三个不同的方向可以包括可与所述两个不同的方向 垂直的第三方向。所述多个装置结构可以集成在同一电子装置中。例如，当以剖视图示出 装置结构（例如，存储器单元结构或晶体管结构）时，电子装置可以包括如将通过电子装置 的平面图示出的多个装置结构（例如，存储器单元结构或晶体管结构）。可以以阵列和/或 二维的图案布置所述多个装置结构。
[0047] 图1是示意性地示出根据本公开的示例性实施例的存储器装置的框图。
[0048] 参照图1，根据本公开的示例性实施例的存储器装置10可以包括存储器单元阵列 20、驱动电路30、读/写电路40和控制电路50。例如，存储器装置10可以包括诸如由晶圆 形成的半导体芯片的半导体装置。
[0049] 如这里使用的，半导体装置可以指诸如图1至图12中所示的各种存储器装置中的 任意一种，还可以指例如晶体管的阵列或诸如半导体芯片（例如，形成在裸片上的存储器 芯片和/或逻辑芯片）的装置、堆叠的半导体芯片、包括堆叠在封装基底上的一个或更多个 半导体芯片的半导体封装件或者包括多个封装件的层叠封装件装置。可以使用例如球栅阵 列、引线键合、贯穿基底通路或其他电连接元件来形成这些装置，并且这些装置可以包括诸 如易失性存储器装置或非易失性存储器装置的存储器装置。
[0050] 如这里使用的电子装置可以指这些半导体装置，但可以额外地包括包含这些装置 的产品，例如，存储器模块、存储器卡、包括额外的组件的硬盘驱动器、或者移动电话、膝上 型电脑、平板电脑、台式计算机、照相机或其他消费电子装置等。
[0051] 存储器单元阵列20可以包括多个存储器单元，多个存储器单元可以布置成多个 行和多个列。包括在存储器单元阵列20中的多个存储器单元可以通过字线WL、共源极线 CSL、串选择线SSL和接地选择线GSL等连接到驱动电路30,并通过位线BL连接到读/写 电路40。在一些示例性实施例中，布置在同一行中的多个存储器单元可以连接到同一字线 WL，布置在同一列中的多个存储器单元可以连接到同一位线BL。
[0052] 包括在存储器单元阵列20中的多个存储器单元可以被划分为多个存储器块。每 个存储器块可以包括多条字线WL、多条串选择线SSL、多条接地选择线GSL、多条位线BL和 至少一条共源极线CSL。
[0053] 可以通过控制电路50来操作驱动电路30和读/写电路40。在一些示例性实施例 中，驱动电路30可以通过从外界接收地址信息并对接收到的地址信息进行解码来选择连 接到存储器单元阵列的字线WL、共源极线CSL、串选择线SSL和接地选择线GSL中的至少一 部分。驱动电路30可以包括用于字线WL、串选择线SSL和共源极线CSL中的每个的驱动电 路。
[0054] 读/写电路40可以根据从控制电路50接收的命令来选择连接到存储器单元阵列 20的位线BL中的至少一部分位线BL。读/写电路40可以读取存储在连接到所选择的部 分位线BL的存储器单元中的数据，或者在连接到所选择的部分位线BL的存储器单元中进 行写入。为了执行以上描述的操作，读/写电路40可以包括诸如页缓冲器、输入/输出缓 冲器和数据锁存器的电路。
[0055] 控制电路50可以响应于从外界传输的控制信号CTRL来控制驱动电路30和读/ 写电路40的操作。当读取存储在存储器单元阵列20中的数据时，控制电路50可以控制驱 动电路30的操作，以将用于读取操作的电压供应到与其中存储有将要被读取的数据的存 储器单元连接的字线WL。当将用于读取操作的电压供应到特定的字线WL时，控制电路50 可以控制读/写电路40，以读取存储在连接到字线WL的存储器单元中的数据，其中，用于读 取操作的电压被供应到该字线WL。
[0056] 同时，当将要向存储器单元阵列20中写入数据时，控制电路50可以控制驱动电路 30的操作，以将用于写入操作的电压供应到将通过其来写入数据的字线WL。当将用于写入 操作的电压供应到特定的字线WL时，控制电路50可以控制读/写电路40,以将数据写入连 接到字线WL的存储器单元中，其中，用于写入操作的电压被供应到该字线WL。
[0057]图2是根据本公开的示例性实施例的包括在存储器装置中的存储器单元阵列的 等效电路图。
[0058] 参照图2,根据本公开的示例性实施例的存储器单元阵列可以包括多个存储器单 元串。多个存储器单元串包括彼此串联连接的η个存储器单元元件MCI至MCn，接地选择晶 体管GST和串选择晶体管SST分别连接到存储器单元元件MCI至MCn的两端。这里每个存 储器单元元件也可以被称作存储器单元。
[0059] 彼此串联连接的η个存储器单元元件MCI至MCn可以分别连接到用于选择存储器 单元元件MCI至MCn的至少一部分的字线WL1至WLn。
[0060] 每个接地选择晶体管GST的栅极端