密封环结构及其制作方法
【技术领域】
[0001]本发明属于半导体制造领域，涉及一种密封环结构及其制作方法。
【背景技术】
[0002]在半导体芯片制作中，芯片外围需要通过密封环键合(seal ring bonding),使芯片内部保持密封状态。传统的密封环一般采用多层金属层叠加，通常为双密封环(内外共两圈)或单密封环(仅一圈)，金属的宽度约为10?20微米。密封环为连续的金属线，围在芯片的外圈。密封环内侧的电路区可免于受到外部环境的影响，防止芯片破裂，确保半导体芯片的性能长时间稳定。另外，密封环还可以进一步保护其内侧的集成电路免于受到湿气引起的劣化，由于芯片内部的介电层一般由多孔低介电常数材料形成，湿气可轻易渗透低介电常数介电层而到达集成电路，密封环则由金属形成，其封锁了湿气渗透途径，且可实质上排除任何湿气渗透。
[0003]目前，先进工艺(如65nm/40nm)的产品封装过程中，经常遭受芯片边缘分层的问题。主要原因是:芯片本身的层间介质层中，各层介质如NDC(掺氮碳化硅，Nitrogendoped Silicon Carbite)层与BD (黑钻石,Black Diamond,主要成分为八甲基环化四娃氧烧(0MCTS)和氧化物，BD的介电常数随着0MCTS成分的增多而减小)层的界面，以及层间介质层与铜金属层之间的界面的部分区域比较空旷、平坦，在切割晶粒(Die Saw)时产生的剪切力容易破坏这些空旷区域的NDC层与BD层之间的粘合力，从这些地方撕裂整个NDC层与BD层之间的界面，以及NDC层与铜金属层之间的界面，从而破坏掉密封环，裂缝最终进入芯片内部，对芯片本身造成致命的伤害。
[0004]因此，提供一种新的密封环结构及其制作方法以解决上述问题实属必要。
【发明内容】
[0005]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种密封环结构及其制作方法，用于解决现有技术中芯片边缘在晶粒切割时的剪切力下容易发生分层现象、对芯片造成致命伤害的问题。
[0006]为实现上述目的及其他相关目的，本发明提供一种密封环结构的制作方法，至少包括以下步骤:
[0007]S1:提供一衬底，所述衬底包括密封环区域及包围所述密封环区域的切割道区域；所述切割道区域中包括测试结构区域；
[0008]S2:在所述衬底上形成第一层间介质层，并在位于所述密封环区域的第一层间介质层中形成第一金属层，所述第一金属层与所述第一层间介质层的上表面齐平；
[0009]S3:在位于所述密封环区域与所述测试结构区域(C)之间的第一层间介质层中形成若干凹槽；
[0010]S4:沉积第二层间介质层，所述第二层间介质层填充满所述凹槽并覆盖所述第一金属层和第一层间介质层，所述凹槽中的第二层间介质层构成虚拟介质栓塞；
[0011]S5:在所述第一金属层上的第二层间介质层内形成导电柱及第二金属层，所述导电柱连接所述第一金属层及第二金属层，所述第二金属层与所述第二层间介质层表面齐平。
[0012]可选地，重复步骤S3?S5至少一次，形成包含多层金属层及多层导电柱的密封环结构。
[0013]可选地，所述介质栓塞在水平方向的截面形状包括十字形、圆形、方形、圆环形或方环形。
[0014]可选地，所述介质栓塞至少环绕所述密封环区域一圈。
[0015]可选地，所述介质栓塞的厚度小于或等于与其位于同一层的金属层的厚度。
[0016]可选地，所述第二层间介质层为包括掺氮碳化硅层和黑钻石层的复合层。
[0017]可选地，所述导电柱和第二金属层与所述第二层间介质层之间形成有扩散阻挡层。
[0018]本发明还提供一种密封环结构，包括:
[0019]衬底；所述衬底包括密封环区域及包围所述密封环区域的切割道区域；所述切割道区域中包括测试结构区域；
[0020]位于所述密封环区域的衬底上形成有至少两层金属层，相邻金属层之间通过导电柱连接；所述金属层和导电柱位于层间介质层中；
[0021]每一层间介质层中均形成有若干虚拟介质栓塞，该虚拟介质栓塞与该金属层的上表面齐平；该虚拟介质栓塞与该金属层上一层的层间介质层同步形成；所述虚拟介质栓塞位于所述密封环区域与所述测试结构区域之间。
[0022]可选地，位于顶层的层间介质层中没有设置所述虚拟介质栓塞。
[0023]可选地，所述虚拟介质栓塞在水平方向的截面形状包括十字形、圆形、方形、圆环形或方环形。
[0024]可选地,所述层间介质层为包括掺氮碳化娃层和黑钻石层的复合层ο
[0025]如上所述，本发明的密封环结构及其制作方法，具有以下有益效果:本发明在金属层化学机械抛光之后，在切割道区域通过光刻、显影、刻蚀等制程在空旷的非金属区域(密封环区域与测试结构(Test Key)区域之间)的介质层中吃出若干虚拟介质栓塞图形，使下层的层间介质层生长在本层层间介质层中，形成虚拟介质栓塞，从而增强切割道区域的各介质层之间的粘合能力，降低晶粒切割时芯片边缘分层的风险，减少芯片报废，降低生产成本。
【附图说明】
[0026]图1显示为本发明的密封环结构的制作方法的工艺流程图。
[0027]图2显示为衬底的剖面图。
[0028]图3显7K为在衬底上形成第一层间介质层及第一金属层的7K意图。
[0029]图4显示为在第一层间介质层中形成若干凹槽的示意图。
[0030]图5显示为沉积第二层间介质层的示意图。
[0031]图6显示为图5所示结构的A-A向俯视图。
[0032]图7?图9显不为在第一金属层上形成导电柱及第二金属层的不意图。
[0033]图10显示为形成包含多层金属层及多层通孔层的密封环结构的示意图。
[0034]元件标号说明
[0035]S1 ?S5步骤
[0036]1衬底
[0037]2第一层间介质层
[0038]3第一金属层
[0039]4扩散阻挡层
[0040]5第二层间介质层
[0041]5’层间介质层
[0042]51掺氮碳化硅层
[0043]52黑钻石层
[0044]6虚拟介质栓塞
[0045]7沟槽
[0046]8导电柱
[0047]9第二金属层
[0048]9’金属层
[0049]10凹槽
[0050]A密封环区域
[0051]B切割道区域
[0052]C测试结构区域
【具体实施方式】
[0053]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0054]请参阅图1至图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0055]实施例一
[0056]本发明提供一种密封环结构的制作方法，请参阅图1，显示为该方法的工艺流程图，至少包括以下步骤:
[0057]步骤S1:提供一衬底，所述衬底包括密封环区域及包围所述密封环区域的切割道区域；所述切割道区域中包括测试结构区域；
[0058]步骤S2:在所述衬底上形成第一层间介质层，并在位于所述密封环区域的第一层间介质层中形成第一金属层；所述第一金属层与所述第一层间介质层的上表面齐平；
[0059]步骤S3:在位于所述密封环区域与所述测试结构区域之间的第一层间介质层中形成若干凹槽；
[0060]步骤S4:沉积第二层间介质层，所述第二层间介质层填充满所述凹槽并覆盖所述第一金属层和第一层间介质层；所述凹槽中的第二层间介质层构成虚拟介质栓塞；
[0061]步骤S5:在所述第一金属层上形成导电柱及第二金属层，所述导电柱连接所述第一金属层及第二金属层；所述第二金属层与所述第二层间介质层表面齐平。
[0062]首先请参阅图2，执行步骤S1:提供一衬底1，所述衬底1包括密封环区域A及包围所述密封环区域的切割道区域B ;所述切割道区域B中包括测试结构区域C。
[0063]具体的，所述衬底1为常规的半导体衬底，如S1、Ge、SiGe、S0I等。所述密封环区域A用于制作密封环，每一个密封环保护一颗晶粒(die)，所述密封环可以是单密封环(一圈金属线)或双密封环(两圈金属线)结构。所述密封环区域A外围是所述切割道区域B，当各芯片制作好后在所述切割道区域进行切割，形成单个的晶粒。所述切割道区域B中还包括测试结构区域C，用于制作测试结构(Test Key)，检验工艺是否合格。所述测试结构表面通常形成有金属垫(PAD)，用于引入电信号或探测测量参数，进行晶粒切割时，通常由所述切割道区域B中的测试结构区域C进行切割。所述密封环区域A与所述测试结构区域C之间为非金属区域。
[0064]需要指出的是，图2仅为局部示意图，仅显示了密封环区域一条边上的情况。
[0065]然后请参阅图3，执行步骤S2:在所述衬底1上通过化学气相沉积法或其它沉积方法形成第一层间介质层2，并通过光刻、显影、刻蚀及物理气相沉积法或其它沉积方法在位于所述密封环区域A的第一层间介质层2中形成第一金属层3 ;所述第一金属层3与所述第一层间介质层2的上表面齐平。
[0066]具体的，通过平坦化处理如化学机械抛光使得所述第一金属层3与所述第一层间介质层2的上表面齐平。所述第一层间介质层2包括但不限于NDC层(掺氮碳化硅层)，所述第一金属层3的材料为Cu等导电金属，可通过溅射、蒸发等方法沉积得到。所述第一金属层3与所述第一层间介质层2之间可形成有扩散阻挡层4，所述扩散阻挡层4包括Ta或TaN 层。
[0067]接着请参阅图4，执行步骤S3:在位于所述密封环区域A与所述测试结构区域C之间的第一层间介质层2中形成若干凹槽10。
[0068]所述密封环区域A与所述测试结构区域C之间为空旷的非金属区域，本步骤中，采用光刻、显影、刻蚀等常规半导体工艺步骤在空旷的非金