3dic互连器件及其形成方法

文档序号:9525623阅读:539来源:国知局
3dic互连器件及其形成方法
【专利说明】3D1C互连器件及其形成方法
[0001] 相关申请的交叉引用
[0002] 本申请要求于2014年5月29日提交的标题为"ThroughOxideViasandMethods ofFormingSame"的美国临时申请第62/004, 794号的优先权,其全部内容结合于此作为参 考。
技术领域
[0003] 本发明涉及3DIC互连器件及其形成方法。
【背景技术】
[0004] 由于各种电子组件(例如,晶体管、二极管、电阻器、电容器等)的集成密度的持续 改进,半导体产业已经经历了快速发展。在大多数情况下,这种集成密度的改进源自最小部 件尺寸的不断降低(例如,将半导体工艺节点向着亚20nm节点缩小),这允许更多的组件被 集成在给定的区域内。随着近来对微型化、更高速度和更大带宽以及更低功耗和延迟的需 求的增长,对半导体管芯的更小和更具创造性的封装技术的需求也已增长。
[0005] 随着半导体技术进一步的发展,堆叠的半导体器件(例如,3D集成电路(3DIC))已 经作为有效替代出现以进一步降低半导体器件的物理尺寸。在堆叠的半导体器件中,在不 同的半导体晶圆上制造诸如逻辑电路、存储器电路、处理器电路等的有源电路。两个或多个 半导体晶圆可以堆叠在彼此的顶部上以进一步减小半导体器件的形状因数。
[0006] 两个半导体晶圆可以通过合适的接合技术接合在一起。常用的接合技术包括直接 接合、化学活化接合、等离子体活化接合、阳极接合、共晶接合、玻璃熔融接合、粘合接合、热 压接合、反应接合等。可以在堆叠的半导体晶圆之间提供电连接。堆叠的半导体器件可以 提供更高的密度和更小的形状因数并且允许增加的性能和较低的功耗。

【发明内容】

[0007] 为了解决现有技术中存在的问题,根据本发明的一个方面,提供了一种半导体器 件,包括:第一衬底,具有第一侧和与所述第一侧相对的第二侧;第一垂直堆叠的互连件, 形成在所述第一衬底的所述第一侧上的相应的第一介电层内;第二衬底,具有第三侧和与 所述第三侧相对的第四侧,所述第一衬底的所述第一侧面对所述第二衬底的所述第三侧; 第二互连件,形成在所述第二衬底的所述第三侧上的相应的第二介电层内;以及导电插塞, 从所述第一衬底的所述第二侧延伸至所述第二互连件的第一导电部件,所述导电插塞延伸 穿过所述第一垂直堆叠的互连件的至少两个导电部件。
[0008] 在上述半导体器件中,所述第一垂直堆叠的互连件形成围绕所述导电插塞的密封 环。
[0009] 在上述半导体器件中,所述第一介电层的部分插入在所述导电插塞和所述密封环 之间。
[0010] 在上述半导体器件中,所述第一垂直堆叠的互连件包括导线。
[0011] 在上述半导体器件中,所述第一垂直堆叠的互连件还包括导电通孔。
[0012] 在上述半导体器件中,所述第一垂直堆叠的互连件具有环形形状。
[0013] 在上述半导体器件中,所述导电插塞包括从所述第二互连件的第一导电部件延伸 至所述第一垂直堆叠的互连件的第一部分,以及延伸穿过所述第一垂直堆叠的互连件的至 少两个导电部件的第二部分,所述第二部分的宽度大于所述第一部分的宽度。
[0014] 在上述半导体器件中,所述导电插塞还包括延伸穿过所述第一衬底的第三部分, 所述第三部分的宽度大于所述第二部分的宽度。
[0015] 根据本发明的另一方面,还提供了一种半导体器件,包括:第一工件,具有第一侧 和与所述第一侧相对的第二侧,所述第一工件包括形成在所述第一侧上的第一介电层,所 述第一介电层具有形成在第一介电层中的第一互连件和第二互连件,其中,所述第一互连 件和所述第二互连件均具有环形形状;第二工件,接合至所述第一工件,所述第二工件包括 形成在所述第二工件的第三侧上的第二介电层,所述第二介电层具有形成在所述第二介电 层中的第三互连件,其中,所述第一工件的所述第一侧面对所述第二工件的所述第三侧;以 及导电插塞,从所述第一工件的所述第二侧延伸至所述第三互连件,所述导电插塞包括:第 一部分,从所述第三互连件延伸至所述第二互连件;和第二部分,从所述第二互连件延伸至 所述第一互连件,其中,所述第二部分的宽度大于所述第一部分的宽度。
[0016] 在上述半导体器件中,所述导电插塞还包括第三部分,所述第三部分延伸穿过所 述第一工件的第一衬底,所述第三部分的宽度大于所述第二部分的宽度。
[0017] 在上述半导体器件中,所述第一互连件和所述第二互连件是密封环的部分,所述 密封环围绕所述导电插塞的所述第二部分。
[0018] 在上述半导体器件中,插入在所述密封环和所述导电插塞之间的所述第一介电层 的部分不含导电部件。
[0019] 在上述半导体器件中,所述密封环电连接至所述导电插塞。
[0020] 在上述半导体器件中,所述导电插塞延伸穿过所述第一工件中的浅沟槽隔离 (STI)区。
[0021] 根据本发明的又一方面,还提供了一种形成半导体器件的方法,所述方法包括:提 供具有第一侧和与所述第一侧相对的第二侧的第一工件,所述第一工件具有形成在所述第 一侧上的第一介电层中的第一垂直堆叠的互连件;提供第二工件,所述第二工件具有形成 在所述第二工件的第三侧上的第二介电层中的第二互连件;将所述第一工件接合至所述第 二工件,从而使得所述第一工件的所述第一侧面对所述第二工件的所述第三侧;在所述第 一工件的所述第二侧上形成开口,所述开口延伸穿过所述第一垂直堆叠的互连件的至少两 个互连件,所述开口暴露至少部分所述第二互连件;以及用导电材料填充所述开口。
[0022] 在上述方法中,还包括:在将所述第一工件接合至所述第二工件之前,在所述第一 工件的所述第一侧上形成第一接合层以及在所述第二工件的所述第三侧上形成第二接合 层。
[0023] 在上述方法中,所述开口具有从所述第二互连件延伸至所述第一垂直堆叠的互连 件的第一部分,以及延伸穿过所述第一垂直堆叠的互连件的至少两个互连件的第二部分, 所述第一部分的宽度小于所述第二部分的宽度。
[0024] 在上述方法中,所述第一垂直堆叠的互连件形成密封环,所述密封环具有环形形 状,所述密封环封闭所述导电材料。
[0025] 在上述方法中,所述密封环包括导线。
[0026] 在上述方法中,所述密封环还包括导电通孔。
【附图说明】
[0027]当结合附图进行阅读时,根据下面详细的描述可以最佳地理解本发明的各方面。 应该强调的是,根据工业中的标准实践,对各种部件没有按比例绘制。实际上,为了清楚地 讨论,各种部件的尺寸可以被任意增大或缩小。
[0028] 图1A至图1D是根据一些实施例的两个接合的工件之间的互连结构的制造期间的 各个处理步骤的截面图。
[0029] 图1E示出了根据一些实施例的导线的各个顶视图。
[0030] 图2至图3H是根据一些实施例的两个接合的工件之间的互连结构的截面图。
[0031] 图4是根据一些实施例的示出在两个接合的工件之间形成互连结构的方法的流 程图。
【具体实施方式】
[0032] 应当理解,以下公开内容提供了许多用于实现所提供主题的不同特征的许多不同 实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然,这些仅仅是实例, 而不旨在限制。例如,在第二部件上方或者之上形成第一部件可以包括第一部件和第二部 件以直接接触的方式形成的实施例,且也可以包括在第一部件和第二部件之间可以形成额 外的部件,从而使得第一部件和第二部件可以不直接接触的实施例。此外,本发明可以在各 个实例中重复参考标号和字符。这种重复是为了简化和清楚的目的,并且其本身并不表示 所论述的各个实施例和/或结构之间的关系。
[0033] 另外,为便于描述,本文中可以使用诸如"在…之下"、"在…下方"、"下"、"在…之 上"、"上"等的空间相对术语,以描述如图中所示的一个元件或部件与另一个(另一些)元 件或部件的关系。除了图中所示的方位外,空间相对术语旨在包括器件在使用或操作中的 不同方位。装置可以以其他方式定向(旋转90度或在其他方位上),并且因此可以对本文 中使用的空间相对描述符同样作相应的解释。
[0034] 将在具体环境中结合实施例来描述本发明,S卩,用于形成用于堆叠的半导体器件 的互连结构的方法。然而,其他实施例可以应用于不同的半导体器件。在下文中,将参考附 图详细解释各个实施例。
[0035] 图1A至图1D示出了根据第一实施例的在两个接合的工件之间形成互连结构的各 个中间步骤。首先参考图1A,根据各个实施例示出了接合工艺之前的第一工件100和第二 工件200。在实施例中,第二工件200与第一工件100具有相似的部件,并且用于以下讨论 的目的,具有形式"2xx"的参考标号的第二工件200的部件类似于具有形式"lxx"的参考标 号的第一工件100的部件。第一工件100和第二工件200的各个元件将被分别被称为"第 一〈元件>lxx"和"第二〈元件>2xx"。
[0036] 在实施例中,第一工件100包括第一衬底102。第一衬底102可以由硅形成,但也 可由其他的III族、IV族和/或V族元素形成,诸如娃、锗、镓
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