瞬时电压抑制元件及其制造方法

文档序号:9525644阅读:383来源:国知局
瞬时电压抑制元件及其制造方法
【技术领域】
[0001]本发明涉及一种瞬时电压抑制(transient voltage suppress1n, TVS)元件及其制造方法,特别是指一种用以改善侧面电容效应以及寄生晶体管效应的瞬时电压抑制元件及其制造方法。
【背景技术】
[0002]现有的TVS元件是一种静电放电(electro-static discharge, ESD)保护元件,包含一齐纳(Zener) 二极管与至少一 PN 二极管的电路。相关的技术请参阅美国专利US5,880,511以及美国专利申请案2007/0073807。在现有技术中,TVS元件通常具有高电容,此高电容限制了反应时间。尤其在当限制电压(clamp voltage)相对较低的状况下,高电容不仅会限制TVS元件的反应时间,同时也使得限制电压不稳定。
[0003]有鉴于此,为改善此高电容的状况,本发明即针对上述现有技术的不足,提出一种瞬时电压抑制元件及其制造方法,用以改善侧面电容效应以及寄生晶体管效应。

【发明内容】

[0004]本发明的目的在于克服现有技术的不足与缺陷,提出一种瞬时电压抑制元件及其制造方法,用以改善侧面电容效应以及寄生晶体管效应。
[0005]为达上述目的,就其中一个观点言,本发明提供了一种瞬时电压抑制(transientvoltage suppress1n, TVS)元件,具有一第一端点与一第二端点的一双端点元件,用以限制该第一端点与该第二端点间的电压不超过一限制电压(clamp voltage),该TVS元件包含:一半导体基板,具有P型导电型,用以电连接该第二端点;一第一外延层,形成于该半导体基板上,并与该半导体基板连接,该第一外延层具有P型导电型;一第二外延层,形成于该第一外延层上,并与该第一外延层连接,该第二外延层具有一上表面;一覆盖层,形成于该第一外延层中,具有P型导电型,用以电连接该第二端点;一第一埋层,形成于该覆盖层上,具有N型导电型;一第一 N型区,形成于该第一埋层上的该第二外延层中,具有N型导电型;一第一 P型区,形成于该第一 N型区上的该第二外延层中,具有P型导电型,用以电连接该第一端点;一第一浅沟槽隔绝(shallow trench isolat1n, STI)区,自该上表面延伸至该第二外延层中,并与该第一埋层连接,且该第一浅沟槽隔绝区未延伸至该第一外延层,由俯视图视之,该第一浅沟槽隔绝区环绕该第一 N型区与该第一 P型区;一第二 P型区,形成于该半导体基板上的该第一外延层或该第二外延层中,具有P型导电型,用以电连接该第二端点;一第二 N型区,形成于该第二 P型区上的该第二外延层中,并与该第二 P型区连接,具有N型导电型,用以电连接该第一端点;以及一第二浅沟槽隔绝区,自该上表面延伸至该第二外延层中,且该第二浅沟槽隔绝区未延伸至该第一外延层,由俯视图视之,其中该第二浅沟槽隔绝区环绕该第二 N型区与该第二 P型区;其中,一齐纳(Zener) 二极管包括该覆盖层与该第一埋层,一第一 PN 二极管包括该第一 P型区与该第一 N型区,一第二 PN 二极管包括该第二 P型区与该第二 N型区;其中,该第一 PN 二极管与该齐纳二极管串联,该第一 N型区与该第一埋层电连接,该第二 PN 二极管与串联的该第一 PN 二极管及该齐纳二极管并联,且该第二 PN 二极管与串联的该第一 PN 二极管及该齐纳二极管在一横向上由该第一浅沟槽隔绝区及该第二浅沟槽隔绝区隔开。
[0006]为达上述目的,就另一个观点言,本发明提供了一种瞬时电压抑制(transientvoltage suppress1n, TVS)元件的制造方法,该TVS元件具有一第一端点与一第二端点的一双端点元件,用以限制该第一端点与该第二端点间的电压不超过一限制电压(clampvoltage),该TVS元件的制造方法包含:提供一半导体基板,具有P型导电型,用以电连接该第二端点;形成一第一外延层于该半导体基板上,并与该半导体基板连接,该第一外延层具有P型导电型;形成一第二外延层于该第一外延层上,并与该第一外延层连接,该第二外延层具有一上表面;形成一覆盖层于该第一外延层中,具有P型导电型,用以电连接该第二端点;形成一第一埋层于该覆盖层上,具有N型导电型;形成一第一 N型区于该第一埋层上的该第二外延层中,具有N型导电型;形成一第一 P型区于该第一 N型区上的该第二外延层中,具有P型导电型,用以电连接该第一端点;形成一第一浅沟槽隔绝区自该上表面延伸至该第二外延层中,并与该第一埋层连接,且该第一浅沟槽隔绝区未延伸至该第一外延层,由俯视图视之,该第一浅沟槽隔绝区环绕该第一 N型区与该第一 P型区;形成一第二 P型区于该半导体基板上的该第一外延层或该第二外延层中,具有P型导电型,用以电连接该第二端点;形成一第二 N型区于该第二 P型区上的该第二外延层中,并与该第二 P型区连接,具有N型导电型,用以电连接该第一端点;以及形成一第二浅沟槽隔绝区自该上表面延伸至该第二外延层中,且该第二浅沟槽隔绝区未延伸至该第一外延层,由俯视图视之,其中该第二浅沟槽隔绝区环绕该第二 N型区与该第二 P型区;其中,一齐纳(Zener) 二极管包括该覆盖层与该第一埋层,一第一 PN 二极管包括该第一 P型区与该第一 N型区,一第二 PN 二极管包括该第二 P型区与该第二 N型区;其中,该第一 PN 二极管与该齐纳二极管串联,该第一 N型区与该第一埋层电连接,该第二 PN 二极管与串联的该第一 PN 二极管及该齐纳二极管并联,且该第二 PN 二极管与串联的该第一 PN 二极管及该齐纳二极管在一横向上由该第一浅沟槽隔绝区及该第二浅沟槽隔绝区隔开。
[0007]在其中一种较佳的实施例中,该瞬时电压抑制元件还包含一第二埋层,具有P型导电型,形成于该第二浅沟槽隔绝区下方,并延伸至该第一外延层中,且该第二埋层环绕该第二N型区与该第二P型区。
[0008]在其中一种较佳的实施例中,该第一浅沟槽隔绝区与该第二浅沟槽隔绝区共享一共享浅沟槽隔绝区,且该第二 PN 二极管与串联的该第一 PN 二极管及该齐纳二极管在该横向上仅由该共享浅沟槽隔绝区隔开。
[0009]在其中一种较佳的实施例中,该第二外延层具有P型或N型导电型。
[0010]在其中一种较佳的实施例中,该瞬时电压抑制元件还包含:一 P型欧姆接触区,形成于该第一 P型区上的该第二外延层中,具有P型导电型,用以电连接该第一端点与该第一P型区;以及一 N型欧姆接触区,形成于该第二 N型区上的该第二外延层中,具有N型导电型,用以电连接该第一端点与该第二 N型区。
[0011]下面通过具体实施例详加说明,当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
【附图说明】
[0012]图1A-1C显示本发明的第一个实施例;
[0013]图2显示本发明的第二个实施例;
[0014]图3显示本发明的第三个实施例;
[0015]图4显示本发明第四个实施例;
[0016]图5A-5B显示本发明第五个实施例;
[0017]图6显示本发明第六个实施例;
[0018]图7A-7H显示本发明TVS元件10的制造方法实施例。
[0019]图中符号说明
[0020]2齐纳二极管
[0021]3,4PN 二极管
[0022]10TVS 元件
[0023]11半导体基板
[0024]12,13外延层
[0025]13a, 13b, 13c N 型区
[0026]14a, 14bSTI 区
[0027]14c共享 STI 区
[0028]15覆盖层
[0029]16,17埋层
[0030]18P 型区
[0031]19aP型欧姆接触区
[0032]19bN型欧姆接触区
[0033]131上表面
[0034]T1,T2端点
【具体实施方式】
[0035]本发明中的图式均属示意,主要意在表示制程步骤以及各层之间的上下次序关系,至于形状、厚度与宽度则并
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