槽114的上部。因此，场电极结构122被布置在栅电极结构124和沟槽114底侧之间。高掺杂多晶硅是栅电极结构和/或场电极结构材料的一个示例，但是任何其他导电材料(譬如金属硅化物、金属或其他掺杂的半导体材料)也可以被使用。
[0023]在沟槽114中，布置有第一介电结构126。第一介电结构126包括位于沟槽114的相对侧壁中的每一个与场电极结构122之间的第一部128。第一介电结构126包括位于沟槽114的底侧和场电极结构122之间的第二部130。第一部128和第二部130构成场介电质。第一部128在与第一表面104平行的方向上具有厚度山，并且第二部130在垂直于第一表面104的方向上具有厚度d2。在本实施例中，第一厚度大致地等于第二厚度d2。在另外的实施例中，第二厚度d2大于第一厚度d 例如，该第二厚度d2是第一厚度d:的至少两倍。场介电质(即第一介电结构126的第一和第二部128、130)将场电极结构122与半导体本体102电隔离(即与漂移区110电隔离)。
[0024]第一介电结构126还包括位于沟槽116的侧壁中的每一个与栅电极结构124之间的第三部132，该第三部构成栅介电质。该栅介电质在平行于第一和第二平面104、106的方向上具有厚度d3。在本实施例中，该第三部132的第三厚度d3小于第一部128的第一厚度山ο
[0025]第一介电结构126的第一部至第三部128、130、132中的每个包括一个或多个电绝缘材料，譬如氧化物、氮化物、低k介电质。
[0026]栅电极结构124通过隔离结构134与源接触区118电隔离。
[0027]栅电极机构122和/或栅电极结构124和/或沟槽114可以是带状的。依据其他实施例，其他的沟槽或晶体管单元几何图形可以被使用。
[0028]例如，场电极结构122可以电耦接至参考电位，譬如源电位或栅电位。依据一实施例，场电极结构和栅电极结构合并为另外一个。
[0029]半导体器件100还包括掺杂区136，该掺杂区136被漂移区110包围并对沟槽114的底侧加衬。掺杂区136可以邻接沟槽114，或例如由于掺杂剂(譬如，硼)的分层效应而与沟槽114间隔距离q(参见沟槽114的底部的虚线)。掺杂区136并不向上延伸至沟槽114的侧壁的、布置有第一介电结构126的第一部128的那部分。因此，该沟槽的侧壁与漂移区110和体区108相接触。在一实施例中，掺杂区136是η型。更特别地，掺杂区136是η-型，并且具有比相邻的沟槽114之间的漂移区110低的掺杂浓度。在另外的实施例中，掺杂区136是ρ型，更特别地是ρ-型。掺杂类型和等级的改变可以通过将受主引入半导体本体103的位于沟槽114下面的区域中来实现，其中所引入的受主的数量定义了掺杂浓度是否仅小于漂移区110或定义了漂移区110的掺杂类型的反向掺杂是否发生，即漂移区110的导电类型被所引入的受主所翻转。
[0030]依据一实施例，掺杂区136在平行于第一表面104的横向方向上具有0.2 μπι到2μπι范围的宽度。依据另外的实施例，掺杂区136在横向方向上具有一宽度，该宽度小于等于台面结构在平行于第一表面104的横向方向上的宽度，其中，该台面结构对应于半导体本体102的位于相邻沟槽114之间的区域。该台面结构的宽度是在沟槽114 一半深度处测量的。
[0031]图1中描述的半导体器件100表示了具有场电极结构的垂直栅沟槽晶体管，其中，垂直反型沟道138可以通过施加合适的电位至栅电极结构124而形成在沟槽114的侧壁处。场电极结构122允许漂移区110的自载流子的横向消耗，类似于超结结构。因此，电荷消耗不仅由位于体区108和漂移区110之间的ρη结来决定，还由场电极结构122来决定。因此，更深和更高掺杂漂移区110能够被消耗，这改善了电压阻断能力和导通电阻之间的折中。
[0032]当空间电荷区在器件操作期间形成时，在场电极结构122之下的载流子也需要从半导体本体102中消除。由于这些载流子并不引起导通电阻的减少或仅仅是导通电阻微小的减少，而是引起电阻和输出电荷的增多，尤其是在高漏源电压的情况下，半导体本体102的区域中的载流子对晶体管的行为具有消极的影响。
[0033]由于半导体器件100的掺杂区136，在场电极结构122之下的半导体本体102中的自由载流子相较于沟槽之间的漂移区110中的自由载流子被减少。因此，当掺杂区136在第一操作时期后被消耗时，掺杂区136可以在该器件以通常的在千赫兹至兆赫兹之间频率运行时保持耗尽，这是因为该掺杂区136具有与介电结构类似的行为。这引起沟槽114的底部的电容的减少。因此，当该器件以通常的频率运行时，半导体本体中的场电极结构之下的需要耗尽的电荷数目在第一操作期间后被减少或基本上是零，同时导通电阻保持几乎不变。掺杂区136还可以具有在器件的运行期间不被耗尽的小内部区。优选地，该小内部区在平行于第一表面104的横向方向上和在垂直于第一表面104的垂直方向上的尺寸等于或小于第一介电结构126的第一部128的在平行于第一表面104的方向上的厚度山。
[0034]图2描述了依据另一实施例的半导体器件200的部分的横截面，更特别地是半导体器件200的晶体管单元阵列的部分。与图1描述的半导体器件100类似的，半导体器件200包括半导体本体202，该半导体本体202包括ρ型体区208、η型漂移区210以及η++型漏区212。沟槽214自与第二表面206相对的第一表面204延伸进入漂移区210中，其中场电极结构222和栅电极结构224被布置在沟槽214中。η++型源区216邻接沟槽214的上部并且被布置在Ρ型体区208。η++型漏区212电连接至第二表面206处的漏接触区220，并且源区216电连接至第一表面204处的源接触区218。
[0035]Ν型漂移区210包括具有第一掺杂浓度的第一区210a和具有第二掺杂浓度的第二区210b。第一区210a被布置在第一表面204和第二区210b之间。第一区210a还被布置在第二区210b和ρ型体区208之间。第二区210b具有比第一区210a更高的掺杂浓度。例如，第一区210为η型，第二区210b为n+区。第二区210b可以是高掺杂衬底的场停止区(field stop zone)或扩散尾部。图2中描述其它元件的细节，参照图1中对应的元件进行绘制。第一和第二区210a、210b可以具有恒定的掺杂浓度，或例具有沿垂直于第一表面204的垂直方向的渐变的掺杂浓度。
[0036]图2中描述的半导体器件200允许关于图1中描述的实施例的上述类似的优点。
[0037]图3描述了依据另一实施例的半导体器件300的一部分的横截面，更特别地是半导体器件300的晶体管单元阵列的部分。与图1和2中描述的半导体器件100、200类似的，半导体器件300包括半导体本体302，该半导体本体302包括ρ型体区308，η型漂移区310以及η++型漏区312。半导体器件300还包括沟槽314，其自与第二表面306相对的第一表面304延伸进入漂移区310中、被布置在沟槽314中的场电极结构222和栅电极结构324、邻接沟槽314的上部的η++型源区316、电连接至漏区312的漏接触区320、电连接至源区316的源接触区318和与源接触区318电隔离的栅电极结构324的隔离结构334。
[0038]与图1、2中实施例类似的，第一介电结构326包括位于沟槽314的相对侧壁的每一个和场电极结构322之间的第一部38以及位于沟槽314的底侧和场电极结构322之间的第二部330，其中第一部328和第二部330构成了场介电质。第一介电结构326还包括位于沟槽314的侧壁中的每一个与栅电极结构324之间的第三部332，其构成了栅介电质。第一部328在平行于第一表面304的方向上具有厚度山，并且第二部330在垂直于第一表面304的方向上具有厚度d2。在该实施例中，第二厚度d2大于第一厚度d:，例如，第二厚度d2是第一厚度屯的至少两倍，甚至更大。栅介电质在平行于第一和第二平面304、306的方向上具有第三厚度d3。在本实施例中，第三部332的第三厚度d3小于第一部328的第一厚度山。
[0039]在一实施例中，位于沟槽314的底墙和场电极结构322之间的第一介电结构326的第二部330由厚氧化物形成，即在第二部330中的场氧化物比在第一部328中的场氧化物更厚。该厚氧化物可以由高密度等离子体(HDP)化学蒸汽沉积(CVD)过程来形成，例如，其中该沉积过程是利用溅射蚀刻过程来散布。优选地，溅射材料沉积在沟槽314的底部，导致沟槽314的底部的厚度大于沟槽314侧壁的厚度。