等离子体加工。
[0065]应当理解的是，本文中所描述的各种实施例中的特征可彼此结合，除非另有明确说明。
[0066]虽然特定的实施例已在本文中进行了说明和描述，但在不脱离本发明范围的情况下，本领域的普通技术人员将会领会到各种替代的和/或等效的实现方式可替代所示的和所描述的特定实施例。本申请旨在涵盖本文所讨论的特定实施例的任何改编或者变化。因此，本发明旨在仅由权利要求及其等同物限制。
【主权项】
1.一种半导体器件(100)，包括多个晶体管单元(1001、1002)，每个晶体管单元(1001、1002)包括: 沟槽(114)，自第一表面(104)延伸进入半导体本体(102)的漂移区(110)中，所述漂移区(110)是第一导电类型； 栅电极结构(124)； 在所述沟槽(114)中的场电极结构(122)和第一介电结构(126)； 掺杂区(136)，由所述漂移区(110)包围并且对所述沟槽(114)的底侧加衬，其中所述掺杂区(136)为第一导电类型并具有低于所述漂移区的掺杂浓度，并且其中所述第一介电结构(126)包括位于所述沟槽(114)的相对侧壁中的每个侧壁与所述场电极结构(122)之间的场介电部(128)以及位于所述沟槽(114)的相对侧壁中的每个侧壁与所述栅电极结构(124)之间的栅介电部(132)，其中所述栅介电部(132)的厚度小于所述场介电部(128)的厚度。2.如权利要求1所述的半导体器件(100)，其中所述掺杂区(136)邻接所述沟槽(114)的所述底侧。3.如前述任一权利要求所述的半导体器件，其中所述掺杂区(136)沿平行于所述第一表面的方向的宽度在0.2 μπι至2 μπι的范围中。4.如前述任一权利要求所述的半导体器件，其中所述漂移区(210)包括具有第一掺杂浓度的第一区(210a)和具有比所述第一掺杂浓度更高的第二掺杂浓度的第二区(210b)，所述第一区(210a)被布置在所述第二区(210b)和所述第一表面(204)之间，并且其中所述掺杂区(236)被布置在所述漂移区(210)的所述第二区(210b)中。5.如前述任一权利要求所述的半导体器件，其中所述沟槽(314)中的所述第一介电结构(326)包括位于所述沟槽(314)的相对侧壁中的每个侧壁与所述场电极结构(322)之间的第一部(328)以及位于所述沟槽(314)的底侧侧壁与所述场电极结构(322)之间的第二部(330)，所述第一部(328)在平行于所述第一表面(304)的方向上具有第一厚度山，并且所述第二部(330)在垂直于所述第一表面(304)的方向上具有第二厚度(12，所述第一厚度小于所述第二厚度。6.如权利要求5所述的半导体器件，其中，djjMxdi。7.如权利要求5或6所述的半导体器件，其中所述第一介电结构(326)的所述第二部(330)为电绝缘材料的多个层的层叠结构。8.如权利要求1所述的半导体器件，其中所述栅电极结构(324)位于所述沟槽(314)中，并且所述场电极结构(322)被布置在所述栅电极结构(324)与所述沟槽(314)的底侧之间。9.如权利要求1至6中任一项所述的半导体器件，其中所述栅电极结构(524)位于所述沟槽(514)中，所述栅电极结构(524)被布置为在平行于所述第一表面(504)的方向上邻近所述场电极结构(522)。10.如权利要求9所述的半导体器件，其中所述栅电极结构(524)包括彼此相对的第一副栅电极和第二副栅电极，所述场电极结构(522)至少部分地被布置在所述第一副栅电极和所述第二副栅电极之间。11.如权利要求1至6中任一项所述的半导体器件，其中所述栅电极结构是在所述第一表面处的所述半导体本体上的平面栅电极结构。12.如权利要求1至6中任一项所述的半导体器件，其中所述场电极结构(622)被布置在第一沟槽￠14)中，并且所述栅电极结构(624)被布置在邻近所述第一沟槽￠14)的第二沟槽(615)中，所述第一沟槽和所述第二沟槽(614、615)延伸进入所述半导体本体(602)的所述漂移区￠10)中，源区(616)和本体区(608)被布置在所述第一沟槽和所述第二沟槽(614、615)之间。13.如前述任一权利要求所述的半导体器件，还包括位于所述场电极结构(422)与所述沟槽(414)的底侧之间的在所述沟槽(414)中的结构(440)，其中所述结构(440)被所述第一介电结构(426)所包围。14.如权利要求13所述的半导体器件，其中所述结构(440)是以下之一:非所述第一介电结构的介电材料、空隙以及导电材料。15.如前述任一权利要求所述的半导体器件，其中所述沟槽(114)的底侧与场停止区和高掺杂漏区(112)之一之间的垂直距离(11)小于所述多个晶体管单元(1001、1002)中的相邻两个晶体管单元的沟槽之间的横向距离(12)。16.一种半导体器件(300)，包括多个晶体管单元(3001、3002)，每个晶体管单元包括: 沟槽(314)，自第一表面(304)延伸进入半导体本体(302)的漂移区(310)中，所述漂移区(310)是第一导电类型； 栅电极结构(324)； 在所述沟槽(314)中的场电极结构(322)和第一介电结构(326);并且其中， 所述沟槽中的第一介电结构(326)包括位于所述沟槽(314)的相对侧壁中的每个侧壁与所述场电极结构(322)之间的第一部(328)、位于所述沟槽(314)的底侧与所述场电极结构(322)之间的第二部(330)以及位于所述沟槽(314)的相对侧壁中的每个侧壁与所述栅电极结构(324)之间的第三部(332)，所述第一部(328)在平行于所述第一表面(304)的方向上具有第一厚度山，所述第二部(330)在垂直于所述第一表面(304)的方向上具有第二厚度d2，所述第三部(332)在平行于所述第一表面(304)的方向上具有第三厚度(13，所述第一厚度小于所述第二厚度，并且所述第三厚度小于所述第一厚度。17.如权利要求16所述的半导体器件，其中所述第一介电结构(326)的所述第二部(330)包括层叠的电绝缘材料。18.如权利要求16所述的半导体器件，其中19.一种开关模式电源器件，包括前述任一权利要求所述的半导体器件。20.如权利要求19所述的开关模式电源器件，其中所述开关模式电源器件是谐振开关模式电源器件。21.—种用于形成包括多个晶体管单元的半导体器件的方法，其中形成每个晶体管单元包括: 形成自第一表面延伸进入半导体本体的漂移区中的沟槽，所述漂移区是第一导电类型； 形成由所述漂移区包围并对所述沟槽的底侧进行加衬的掺杂区，所述掺杂区是第一导电类型且具有比所述漂移区更低的掺杂浓度， 在所述沟槽中形成第一介电结构和场电极结构；以及 形成栅电极结构，其中所述第一介电结构包括位于所述沟槽的相对侧壁侧壁中的每个侧壁与所述场电极结构之间的场介电部以及位于所述沟槽的相对侧壁侧壁中的每个侧壁与所述栅电极结构之间的栅介电部，其中所述栅介电部的厚度小于所述场介电部的厚度。22.如权利要求21所述的方法，其中形成所述掺杂区包括: 在形成所述第一介电结构之后，将掺杂剂通过所述沟槽引入所述漂移区。23.如权利要求21所述的方法，其中形成所述第一介电结构包括: 在所述沟槽的侧壁侧壁处的第一部以及在所述沟槽的底侧处的第二部，所述第一部在平行于所述第一表面的方向上具有第一厚度山，并且所述第二部在垂直于所述第一表面的方向上具有第二厚度d2，所述第一厚度小于所述第二厚度。24.如权利要求23所述的方法，其中形成所述第一介电结构包括高密度等离子体处理。
【专利摘要】本发明公开了一种半导体器件(100)，其包括多个晶体管单元(1001、1002)。晶体管单元(1001、1002)中的每个包括：自第一表面(104)延伸进入半导体本体(102)的漂移区(110)的沟槽(114)，漂移区(110)是第一导电类型。该半导体器件(100)还包括栅电极结构(124)。场电极结构(122)和第一介电结构(126)在沟槽(114)中。掺杂区(136)由漂移区(110)包围并且对沟槽(114)的底侧加衬。掺杂区为第一导电类型并具有低于漂移区的掺杂浓度，或为与第一导电类型互补的第二导电类型。
【IPC分类】H01L27/088, H01L21/8234, H01L29/06, H01L21/762
【公开号】CN105280640
【申请号】CN201510413450
【发明人】F·希尔勒
【申请人】英飞凌科技奥地利有限公司
【公开日】2016年1月27日
【申请日】2015年7月14日
【公告号】DE102014109926A1, US20160020315