用于集成电路的结构和方法
【技术领域】
[0001 ] 本发明总体涉及集成电路，更具体地，涉及集成电路的结构和方法。
【背景技术】
[0002]半导体集成电路(1C)行业发展迅速。由于1C设计和材料在技术上的进步，使得1C不断地更新换代，其中，每一代1C都比前一代1C具有更小但更复杂的电路。在1C的发展过程中，总体增大了功能密度(即，每个芯片面积内互连器件的数量)，但缩小了几何尺寸(即，通过制造工艺可以得到的最小部件(或线))。
[0003]这种按比例缩小工艺的优点在于提高了生产效率和降低了相关成本。然而，这种按比例缩小工艺也增加了 1C的加工和制造的复杂度。为了实现这些进步，需要1C加工和制造方面也要有相似的发展。尽管现有的制造1C器件的方法通常已足以满足其预期目的，但是，它们不能完全满足所有方面的要求。例如，应力效应提高了穿过晶体管沟道的电荷迁移率，从而期望器件性能得到改善。
【发明内容】
[0004]根据本发明的一个方面，提供了一种集成电路器件，包括:栅叠件，设置在衬底的表面上方；以及间隔件，沿着栅叠件的侧壁设置，间隔件具有面向表面同时朝向栅叠件形成锥形的锥形边缘，其中，锥形边缘相对于衬底的表面呈一固定角度。
[0005]优选地，固定角度大于约10度。
[0006]优选地，该器件还包括:突起的源极/漏极部件，突起的源极/漏极部件设置在邻近栅叠件的衬底内并且物理接触锥形边缘。
[0007]优选地，间隔件包括大致垂直于衬底的表面的另一个边缘，衬底的表面与锥形边缘相交，其中，突起的源极/漏极部件物理接触另一个边缘。
[0008]优选地，栅叠件是高k/金属栅叠件。
[0009]优选地，该器件还包括:p型场效应晶体管(PFET)区和η型场效应晶体管(NFET)区，位于衬底上方；具有间隔件的栅叠件，位于PFET区；以及具有间隔件的栅叠件，位于NFET区中。
[0010]优选地，该器件还包括:两个第一应力源部件，由位于PFET区中的具有间隔件的栅叠件分隔开，其中，第一应力源部件延伸至间隔件的底部和衬底之间的间隙中；以及两个第二应力源部件，由位于NFET区中的具有间隔件的栅叠件分隔开，其中，第二应力源部件延伸至间隔件的底部和衬底之间的间隙中。
[0011]优选地，第一应力源部件包括外延的硅锗(SiGe)而第二应力源部件包括硅磷(SiP)。
[0012]优选地，第一应力源部件的底面和第二应力源部件的底面都位于衬底的表面的下方。
[0013]优选地，第一应力源部件的顶面和第二应力源部件的顶面都位于间隔件的底部的之上。
[0014]根据本发明的另一方面，提供了一种集成电路器件，包括:衬底，具有p型场效应晶体管(PFET)区和η型场效应晶体管(NFET)区；第一高k/金属栅极(HK/MG)堆叠件，在PFET区中沿垂直方向突出于衬底的表面之上；第二 HK/MG堆叠件，在NFET区中沿垂直方向突出于衬底的表面之上；间隔件，沿着第一和第二 HK/MG堆叠件的侧壁设置，间隔件具有向相应的HK/MG堆叠件倾斜的底部轮廓，其中，倾斜的底部轮廓相对于衬底的水平面呈一角度(Θ);第一应力源部件，邻近第一 HK/MG堆叠件，第一应力源部件包括位于间隔件的倾斜底部的下方；以及第二应力源部件，邻近第二 HK/MG堆叠件，第二应力源部件包括位于间隔件的倾斜底部的下方。
[0015]优选地，角度(Θ )大于约10度。
[0016]优选地，间隔件的倾斜底部的宽度介于约5nm至10nm的范围内。
[0017]优选地，间隔件底部的外边缘与内边缘的垂直差介于约5nm至约10nm的范围内。
[0018]优选地，第一应力源部件包括外延的硅锗(SiGe)而第二应力源部件包括硅磷(SiP)。
[0019]优选地，第一应力源部件的底面和第二应力源部件的底面都位于衬底的表面的下方。
[0020]优选地，第一应力源部件的顶面和第二应力源部件的顶面都位于具有倾斜轮廓的间隔件的底部之上。
[0021]根据本发明的又一方面，提供了一种制造半导体集成电路(1C)器件的方法，该方法包括:沿着位于衬底上方的栅叠件的侧壁形成间隔件；在间隔件的底部形成空腔，其中，空腔具有向栅叠件倾斜的顶部轮廓；在栅叠件的任一侧对衬底开槽，衬底包括位于空腔底部的衬底；以及在开槽的衬底和空腔中形成源极/漏极部件。
[0022]优选地，倾斜的顶部轮廓相对于衬底的水平面呈一角度(Θ )，角度(Θ )大于约10度。
[0023]优选地，应力源部件的顶面位于间隔件的倾斜底部之上。
【附图说明】
[0024]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该注意的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚的讨论，各种部件的尺寸可以被任意地增加或减少。
[0025]图1是根据一些实施例构造的制造集成电路(1C)的示例性方法的流程图。
[0026]图2至图7是根据一些实施例的构造的示例性1C器件在各制造阶段的截面图。
【具体实施方式】
[0027]以下公开提供了多种不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所讨论的多个实施例和/或配置之间的关系。
[0028]此外，在此可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空间关系术语，以容易地描述如图中所示的一个元件或部件与另一元件(多个元件)或部件(多个部件)的关系。除图中所示的方位之外，空间关系术语将包括使用或操作中的装置的各种不同的方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在此使用的空间关系描述符可相应地同样解释。
[0029]图1是根据一些实施例的制造一个或多个1C器件的方法100的流程图。下文将参照图2、图3、图4A至图4C以及图7所示的1C器件200作为实例来详细讨论方法100。
[0030]参照图1和图2，方法100从步骤102开始，提供衬底210。衬底210可以是块体硅衬底。可选地，衬底210可包括元素半导体，诸如，晶体结构的硅或锗；化合物半导体，诸如，硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟或它们的组合。可能的衬底210还包括绝缘体上硅(soi)衬底。使用注氧隔离(snrox)、晶圆接合和/或其他合适的方法来制造soi衬底。
[0031]根据现有技术中已知的设计要求，衬底210可包括各种掺杂区。掺杂区可掺杂有诸如硼或BF2的p型掺杂剂、诸如磷或砷的η型掺杂剂或它们的组合。掺杂区可以Ρ阱结构、Ν阱结构、双阱结构或使用突出结构在衬底210上直接形成。衬底210还可包括各种有源区，诸如，被配置为用于Ν型场效应晶体管(NFET)器件的区和被配置为用于ρ型场效应晶体管(PFET)器件的区。
[0032]衬底210可包括隔离部件212以隔离开衬底210的有源区。可以使用诸如浅沟槽隔离(STI)的传统隔离技术来形成隔离部件212，以限定和电隔离各种区。隔离部件212可包括氧化硅、氮化硅、氮氧化硅、气隙、其他合适的材料或它们的组合。通过任何合适的工艺形成隔离部件212。例如，STI的形成包括光刻工艺、在衬底内蚀刻沟槽的蚀刻工艺(例如，通过使用干蚀刻和/或湿蚀刻)以及使用一种或多种介电材料来填充沟槽(例如，通过使用化学汽相沉积工艺)的沉积。如在本实施例中，可部分地填充沟槽，其中，沟槽之间剩余的衬底形成鳍结构。在一些实例中，填充的沟槽可具有诸如填充有氮化硅或氧化硅的热氧化衬垫层的多层结构。
[0033]STI部件212限定各种有源区。在一个实施例中，衬底210包括被配置为用于ρ型场效应晶体管(PFET)的第一有源区214和被配置为用于η型场效应晶体管(NFET)的第二有源区216。在一个实施例中，STI部件212将第一有源区214和第二有源区216分隔开。
[0034]还参照图1和图2，衬底210还包括设置在衬底210的表面上方的栅叠件220。栅叠件220可包括介电层和栅电极层。可通过包括沉积、光刻图案化和蚀刻工艺的步骤来形成栅叠件220。沉积工艺可包括化学汽相沉积(CVD)