用于集成电路晶体管器件的背侧源极-漏极接触及其制作方法
【技术领域】
[0001]本公开大体上涉及集成电路，并且具体地，涉及具有形成有小节距(pitch)的晶体管的集成电路。
【背景技术】
[0002]本领域中的技术人员熟知，集成电路尺寸正在不断变小。随着用于制造的技术节点继续缩小，阻碍在晶体管中的短沟道效应(SCE)以及减小金属线的电阻以便达到器件速度性能所要求的性能特性正不断变得更加困难。另外，晶体管布局的节距减小使得难以实现从晶体管上方至源极和漏极区域的电接触。
[0003]将晶体管制造在绝缘体上硅(SOI)类型(与使用块状半导体衬底相对)的集成电路衬底上是在本领域中已知的。SOI衬底由底部半导体(例如，硅)衬底层、在底部半导体衬底层之上的绝缘(例如，二氧化硅)层、以及在绝缘层之上的顶部半导体(例如，硅或者硅-锗)层形成。晶体管的源极、漏极和沟道形成在顶部半导体层中。由此产生的晶体管通过绝缘材料制成的中间层与衬底的下部分电绝缘。该结构有利地减少有关泄漏电流的问题。
[0004]进一步的衬底开发已经将居间绝缘层的厚度减小到约50nm以产生供在晶体管制造中使用的衬底，该衬底称为极薄绝缘体上娃(extremely thin silicon on insulator,ETS0I)衬底。再进一步的衬底开发已经减小了所有衬底层的厚度以产生供在晶体管制造中使用的衬底，该衬底称为超薄本体和埋置氧化物(ultra-thin body and buried oxide，UTBB)衬底，其中居间绝缘层的厚度为约25nm(或者更小)并且顶部半导体层的厚度为约5nm至10nm。所有这些衬底可以更加普遍地称为S0I衬底。
[0005]尽管使用S0I衬底进行晶体管制造具有这些公认优点，但是要指出，层厚度有可能会发生一些变化，尤其是在ETS0I衬底和UTBB衬底的情况下。层厚度的该变化可能会导致制造在衬底上和在衬底中的晶体管的阈值电压(Vt)滚降(roll-off)和亚阈值电压斜率的可变性。该可变性对于具有小于约25nm的栅极长度的晶体管而言尤其是个问题。
[0006]因此，在本领域中，需要一种制作由S0I类型衬底支持的晶体管的替代方式。
【发明内容】
[0007]在实施例中，集成电路晶体管包括:包括绝缘层和上覆半导体层的衬底，该衬底包括延伸进入绝缘层中的沟槽；金属材料，至少部分地填充在绝缘层中的沟槽，以形成埋置在衬底中的源极接触；由上覆半导体层形成的源极区域，该源极区域位于源极接触的顶上并且与源极接触电接触；沟道区域，在上覆半导体层中与源极区域相邻；栅极电介质，在沟道区域的顶上；以及，栅极电极，在栅极电介质的顶上。
[0008]在实施例中，一种方法包括:在衬底中形成沟槽；用金属材料至少部分地填充沟槽，以形成埋置在衬底中的源极接触；在源极接触之上外延生长源极区域；外延生长位置与源极区域相邻的沟道区域；在沟道区域的顶上设置栅极电介质；以及，在栅极电介质上形成栅极电极。
[0009]本公开的上述和其他特征和优点将通过以下结合附图来阅读的对实施例的详细说明而变得进一步显而易见。详细说明和附图仅仅是为了说明本公开，而不是限制本发明的范围，本发明的范围由所附权利要求书及其等同物限定。
【附图说明】
[0010]在附图中以示例的形式对实施例进行了图示，这些附图并不一定是按照比例绘制而成，在图中相同的数字表示相似的零部件，在图中:
[0011]图1是利用了制作为至晶体管源极-漏极区域的背侧接触的多个晶体管的截面图；
[0012]图2A至图2Q图示了用于形成在图1中示出的集成电路的工艺步骤；
[0013]图3是利用了制作为至晶体管源极-漏极区域的背侧接触的多个晶体管的截面图；
[0014]图4A至图4B图示了用于形成在图3中示出的集成电路的替代工艺步骤；
[0015]图5是利用了制作为至晶体管源极-漏极区域的背侧接触的多个晶体管的截面图；
[0016]图6A是DRAM电路的示意图；
[0017]图6B和图6C是用于图6A的DRAM电路的读出/写入晶体管的截面图；
[0018]图7是利用了制作为至晶体管源极-漏极区域的背侧接触的多个晶体管的截面图；
[0019]图8A和图8B是利用了制作为至晶体管源极-漏极区域的背侧接触的多个晶体管的截面图；
[0020]图9是利用了制作为至晶体管源极-漏极区域的背侧接触的多个晶体管的截面图；
[0021]图10A至图10E图示了用于形成在图9中示出的集成电路的替代工艺步骤。
【具体实施方式】
[0022]现在参考图1，图1图示了利用了制作为至晶体管源极-漏极区域的背侧接触的多个晶体管的截面图。每个晶体管10包括栅极区域12、源极区域14和漏极区域16。晶体管10可以是不同的导电类型，其中左晶体管10η包括η沟道MOSFET(nFET)而右晶体管10p包括P沟道MOSFET(pFET)，用于CMOS电路的实现。栅极接触18从晶体管上方延伸，实现至栅极区域12的电接触。源极-漏极接触20从晶体管下方延伸，实现至源极区域14和/或漏极区域16的电接触(使用例如硅化物区域22)。晶体管10形成在衬底24上和在衬底24中。在图1所图示的实施例中，衬底24包括绝缘体上硅(S0I)衬底，该S0I衬底包括半导体层24a、绝缘体层24b和半导体层24c，半导体层24a、绝缘体层24b和半导体层24c按照本领域中的技术人员所已知的方式堆叠在彼此的顶上。顶部半导体层24c可以是例如全耗尽类型。栅极接触18延伸通过绝缘材料26和28以到达栅极区域12。这些绝缘材料形成如本领域中的技术人员所已知的金属前(pre-metal)介电区域。将绝缘材料的顶表面、连同栅极接触18的顶表面平面化，以提供共面表面30，该共面表面30配置用于支持本领域中的技术人员所已知的进一步的后道工序(BEOL)制造(诸如，额外的金属化层和焊盘)。
[0023]现在参考图2A至图2Q，图2A至图2Q图示了用于形成在图1中示出的集成电路的工艺步骤。
[0024]图2A示出了传统类型的绝缘体上硅(SOI)衬底24晶片。例如，晶片可以包括如本领域中已知的标准厚度SOI衬底。作为替代方案，衬底24可以包括极薄绝缘体上硅(ETS0I)类型的绝缘体上硅(SOI)衬底。衬底晶片24包括:底部半导体衬底层24a、在底部半导体衬底层24a之上的绝缘(例如，由二氧化硅制成)层(BOX) 24b、以及在绝缘层24b之上的顶部半导体层24c。顶部半导体层24c和底部半导体衬底层24a可以根据集成电路用途而适当地掺杂。顶部和底部半导体层24c和24a的厚度可以根据集成电路用途而按需调节(例如，通过使用减薄或外延操作)。在优选实施例中，顶部半导体层24c可以具有全耗尽(FD)配置(虽然对于一些应用而言部分耗尽的层也是可以的)。
[0025]通过使用本领域中的技术人员所已知的制造技术，在衬底24中形成浅沟槽隔离(STI)结构32，以将衬底24晶片划分为多个有源区域34 (例如，用于制造第一导电类型的电路的有源区域34η和用于制造第二导电类型的电路的有源区域34ρ)。在图2Β中示出了STI结构制造的结果。将STI结构32形成在已经蚀刻到衬底24中的沟槽中(例如，完全延伸通过顶部半导体层24c和绝缘层24b并且进一步至少部分地延伸通过底部半导体衬底层24a)。然后，使沟槽衬有衬层(liner) 32a并且用绝缘填充材料32b填充。衬层32a可以由SiN制成，并且绝缘填充材料32b可以包括Si02。
[0026]然后，在晶片的顶表面36上形成图案化掩模38。掩模38包括若干开口 40a，这些开口 40a对应于待形成源极-漏极接触20(见图1)的位置。用于图案化的掩模38的材料例如可以包括，按照本领域中的技术人员所已知的方式使用光刻蚀刻技术图案化的热Si02材料。在图2C中不出了结果。
[0027]然后，利用掩模38，使用本领域中已知的高度定向蚀刻(highly direct1netch)，蚀刻了完全延伸通过衬底24的半导体层24c并且进入(未完全延伸通过)绝缘体层24b的开口 40b。在图2D中示出了蚀刻工艺的结果。
[0028]然后，使开口 40b衬有金属